BUNDESREPUBLIK ® Offenlegungsschrlft
`DEUTSCHLAND
`.DE 10142361 A1
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`@ Int. Cl.7:
`G 11 c 5/02
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`® Aktenzelchen:
`@ Anmeldetag:
`Offenlegungstag:
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`10142 361.6
`30. 8.2001
`24. 4.2003
`
`DEUTSCHES
`PATENT- UND
`MARKENAMT
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`® Anmelder:
`lnfineon Technologies AG, 81669 Miinchen, DE
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`Vertreter:
`Miiller - Hoffmann & Partner Patentanw'élte, 81667
`Miinchen
`
`® Erfinder:
`Kiehl, Oliver, Dr., 80802 Miinchen, DE
`
`Entgegenhaltungen:
`DE
`43 25 095 A1
`DE
`696 10 662 T2
`
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`Die folgenden Angaben sind den vom Anmelder eingereichten Unterlagen entnommen
`Priifungsantrag gem. § 44 PatG ist gestellt
`Speichermodul
`@ Die Erfindung betrifi‘t einen Speichermodul, bei dem
`Speicherchips (4-19) auf einer Schaltungsplatte (1) 30—
`wohl horizontal (4, 5,14,15,18,19)als auch vertikal (2, 3,
`6bis13,16,17)angeordnetsind.
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`02.03
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`103170/47/1
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`KINGSTON 1020
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`Kingston v. Polaris
`|PR2016-01622
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`1
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`KINGSTON 1020
`Kingston v. Polaris
`IPR2016-01622
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`DE 10142 361 A 1
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`Beschreibung
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`[0001] Die vorliegende Erfindung betrifft einen Speicher-
`modul aus einer Vielzahl von Speicherchips, die auf wenig—
`stens einer ersten Oberflache einer im Wesentlichen recht—
`
`eckformigen Schaltungsplatte vorgesehen sind, welche min-
`destens kings einer eine Connectorkante bildenden Seite
`Pins aufweist, die fiber einen Widerstand mit DQ-Anschli’ls-
`sen (bzw. Datenanschliissen) der Speicherchips verbunden
`sind, wobei die im Wesentlichen ebenfalls rechteckformigen
`Speicherchips mit ihren ku'rzeren Seite in einer Reihe in der
`Langsrichtung der Schaltungsplatte so angeordnet sind, dass
`die langeren Seiten der Halbleiterchips parallel zueinander
`und senlqecht zur Langsrichtung der Schaltungsplatte ver-
`laufen.
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`[0002] Derartige Speichermodule mit Pins auf beiden Sei-
`ten sind beispielsweise DIMMs (DlMM = Dual-ln-Line-
`Memory—Module). Solche bestehende DHVlMs, wie z. B. ein
`RDIMM (RDIMM = Registered DIMM) mit 184 Pins und
`ein UDIMM (UDIMM = Unbuffered DIMM) mit einer
`Lange bzw. Weite von 5,25 in (13,33 cm), sollten eine Breite
`bzw. H'ohe von weniger als 1,2 in (3,048 cm) oder vorzugs-
`weise von weniger als 1,125 in (2,85 cm) haben. Angestrebt
`wird unter Einhaltung dieser Abmessungen die Unterbrin-
`gung von 36 DRAMS aufeiner PCB (PCB = Printed Circuit
`Board bzw. Schaltungsplatte).
`[0003] Bisher werden DRAMs (DRAM = Dynamic Ran-
`dom Access Memory bzw. dynamischer RAM bzw. Schreib/
`Lese—Speicher) in sogenannten 'l‘SOP—Gehausen (TSOP =
`Thin-Small-Outline-Package) untergebracht, die ein Stapeln
`bzw. "stacking" erlauben. Dies bedeutet, dass hier zwei
`DRAMs aufeinander montiert werden konnen, wobei je-
`weils die Pins miteinander verbunden sind. Damit ist es bei-
`
`spielsweise moglich, 36 DRAMs beidseitig auf einer PCB
`mit Lotpads fiir 18 DRAMs auf jeder Oberflachenseite un-
`lerzubringen. 7ukun0ige DRAMs, wie beispielsweise
`DDR333 (DDR = Double-Data—Rate) werden fiir eine bes-
`sere elektrische Performance in BGA-Gehausen (BGA =
`Ball-Grid-Array) vorgesehen, welche sich aber auf einfache
`Weise nicht stapeln lassen. Eine Vielzahl von 36 Chips l'asst
`sich aber auf einem Modul auf einer geraden Strecke ohne
`Stapeln nicht unterbringen.
`[0004] Module, die kein Stapeln der Speicherchips erfor—
`dern, verwenden dafiir zwei im Abstand iibereinander gela-
`gerte Sub- bzw. Unter—PCBs in beispielsweise der soge-
`nannten FEMMA-Technologie (FEMMA = Flexible Me-
`mory Module Assembly). Hier sind also letztlich zwei PCBs
`iibereinander gestapelt, die jeweils beidseitig mit DRAMs
`versehen sind.
`
`[0005] Beim Aufbau eines Moduls mit beispielsweise 36
`DRAMs darf die Leitungsl'zinge zwischen den DQ—An—
`schlfissen und den jeweiligen Pins nicht zu groB sein, da
`sonst Laufzeit— und Widerstandsprobleme auftreten konnen.
`So sollte dieser Abstand aufjeden Fall kleiner als etwa 1000
`mil (25,4 mm; 1 mil: 10’3 in) sein. Derartige Werte werden
`selbst mit der FEMMA-Technologie nicht erreicht.
`[0006]
`In Speichermodulen mit zwei physikalischen Ban-
`ken werden bekanntlich zwei DQ-Anschlfi sse von verschie-
`denen DRAMs zusammengeschaltet und gemeinsam an ei-
`nen Widerstand angeschlossen, dessen anderer Anschluss
`mit DQ-Pins eines PCB-Connectors verbunden ist (Vgl. .TE-
`DEC document: ddrregrev 170.pdf, Seite 11). Mit anderen
`Worten, ein DQ-Anschluss von einem ersten DRAM und
`ein entsprechender DQ-Anschluss von einem zweiten
`DRAM sind miteinander verbunden und gemeinsam fiber
`einen Widerstand an einen Pin des PCBs angeschlossen. Ein
`solcher Widerstand, auch "Stub-Widerstand" genannt, dient
`dazu, die Last, die der Speicherchip einschlieBlich Leitun-
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`gen darstellt, und zwar genauer der Last der momentan nicht
`aktiven Banke, von einem DQ-Signalpfad zu entkoppeln.
`[0007] Fig. 4 zeigt hierzu DIMMs 0 bis DlMMs N aus
`Speicherchips B0, B1, .
`.
`., BN, BN + 1, diejeweils aus einer
`Oder zwei Banken bestehen konnen. Jeweils zwei Speicher-
`chips sind iiber einen Widerstand r mit einem DQ-Bus ver-
`bunden, der an einem Speichercontroller MC angeschlossen
`ist.
`
`[0008] Es ist Aufgabe der vorliegenden Erfindung, einen
`Speichermodul anzugeben, bei dem bei geringer Hohe und
`kurzen Signalstrecken eine Vielzahl von DRAMS auf einer
`Schaltungsplatte untergebracht werden kann.
`[0009] Diese Aufgabe wird bei einem Speichermodul der
`eingangs genannten Art erfindungsgemafi dadurch gelost,
`dass zwischen der Reihe von Speicherchips und der Con—
`nectorkante auf der Schaltungsplatte mindestens ein weite-
`rer Speicherchip angebracht ist, dessen langere Seite parallel
`zur Langsrichtung der Schaltungsplatte ist.
`[0010] Bei der Erfindung werden also einige Speicher-
`chips mit ihrer Langsrichtung senkrecht zu den in iiblicher
`Weise auf der Schaltungsplatte gelegenen Speicherchips an—
`geordnet. Dabei
`liegen diese einigen Speicherchips zwi-
`schen den in iiblicher Weise ausgerichteten Speicherchips
`und der Connectorkante bzw. der die Pins aufweisenden
`
`Seile des Speichemloduls.
`[0011] Auf diese Weise wird der Abstand zwischen den
`DQ-Anschltissen der Speicherchips und der Connectorkante
`des PCBs auf hochstens etwa 990 mil (2,51 cm) einge—
`schriinkt. Der resultierende Signalpfad erweist sich so jeden—
`falls als kijrzer als bei anderen Losungen, wie insbesondere
`bei der FEMMA-Technik.
`[0012] Diese kurze Signalstrecke wird erreicht, indem die
`einigen Speicherchips, die zu den in iiblicher Weise gelege—
`nen Speicherchips um 900 gedreht sind, weshalb sie weiter
`unten auch als gedrehte Speicherchips bezeichnet werden,
`mil
`ihrer Langsrichlung parallel zur Langsrichlung der
`Schaltungsplatte ausgerichtet werden. Dadurch liegen diese
`gedrehten Speicherchips mit der Ausdehnung ihrer Breite
`und nieht ihrer Lange zwischen den Pins und den in iiblicher
`Weise auf der Schaltungsplatte vorhandenen Speicherchips.
`Die Signalstrecke ist also letztlich in Folge des quer zu die-
`ser verlaufenden, gedrehten Speicherchips kurz.
`[0013] Gegebenenfalls ist es moglich, bei dem erfindungs—
`gemafien Speichermodul auf jeder Seite der Schaltungs-
`platte beispielsweise jeweils 18 Speicherchips vorzusehen.
`Die Dicke des so erhaltenen Speichermoduls ist dann jeden-
`falls geringer als die Dicke von bestehenden Speichermodu-
`len mit Dual-PCB und weniger als bei Verwendung von ge-
`stapelten TS OP—Gehausen.
`[0014] Bei dem erfindungsgemaBen S peichermodul haben
`so die einzelnen Speicherchips eine unterschiedliche Orien—
`tierung: die in fiblicher Weise angeordneten Speicherchips
`liegen parallel zueinander mit ihrer Langsrichtung senkrecht
`zur Langsrichtung der Schaltungsplatte. Die gedrehten Spei—
`cherchips sind zu diesen parallel gelegenen Speicherchips
`um 900 verschwenkt und liegen mit ihrer Langsrichtung par-
`allel zur Langsrichtung der Schaltungsplatte. Dadurch ist es
`meglich, die Signalstrecke erheblich zu verkiirzen, wie dies
`bereits oben erlautert wurde.
`
`[0015] Weiterhin kann bei dem erfindungsgemaBen Spei-
`chermodul jedem DQ-Anschluss jeweils ein separater Wi-
`derstand zugewiesen sein, so dass die DQ—Anschliisse von
`zwei verschiedenen Speicherchips jeweils erst nach diesen
`Widerstanden zusammengefiihrt und an einem Pin ange-
`schlossen sind. Es hat sich gezeigt, dass durch eine derartige
`"doppelte" Ausffihrung der Widerstande die Entkopplung
`weiter verbessert werden kann.
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`[0016] Zu beachten ist, dass die Zuordnung jeweils eines
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`Stub-Widerstandes zu einem DQ-Anschluss ein eigenstan-
`diges Merkrnal der vorliegenden Erfindung ist. Das heiBt,
`dieses Merknlal kann auch dann vorteilhaft angewandt wer-
`den, wenn die Speicherchips nicht in der irn Patentanspruch
`1 angegebenen Weise zueinander orientiert sind.
`[0017] Weitere Koniponenten bzw. Hilfsbausteine des
`Speichernioduls, Wie beispielsweise PLL (PLL = Phase—
`Locked-Loop bzw. phasenverriegelte Schleife) oder Regi-
`ster konnen zwischen den gedrehten Speicherchips, die sich
`mit
`ihrer Langsrichtung parallel zur Langsrichtung der
`Schaltnngsplatte erstrecken, und/oder zwischen den in fibli-
`Cher Weise angeordneten Spcichcrchips gelcgen sein. Dabei
`ist die Anordnung der PLL bzw. Register so rnOglich, dass
`diese beidseitig oder aber auch nur auf einer Seite der Schal—
`tungsplatte liegen. Ebenso ist es moglich, Register und PLL
`in1 Mittenbereich zwischen den einzelnen Speicherchips
`vorzusehen.
`[0018] Nachfolgend Wird die Erl‘indung anhand der Zeich—
`nungen n’aher erl'autert. Es zeigen:
`[0019] Fig. 1 eine Draufsicht auf ein erstes Ausfiihrungs-
`beispiel des erfindungsgemaBen Speichermoduls,
`[0020] Fig. 2 eine Draufsicht auf ein zweites Ausfiih-
`rungsbeispiel des erfindungsgem'aBen Speichermoduls,
`[0021] Fig. 3 ein Blockschaltbild zur Erlauterung der
`Stub-Widerstande bei dem erfindungsgemafien Speichermo-
`dul und
`
`[0022] Fig. 4 die Verbindung von Speicherchips mit ei-
`nen1 Speiehereontroller bein1 Stand der Technik
`[0023] Fig. 1 zeigt eine PCB 1, auf der Speicherchips 2 bis
`19 rnit DQ-Anschll’jssen 0 bis 63 und CB-Anschlijssen 0 bis
`7 untergebracht sind. Die Zuordnung der DQ-Anschlfisse zu
`den Speicherchips ist nur beispielhaft. Selbstverstandlich
`kann auch eine vollkornmen andere Zuordnung gegeben
`sein. AuBerdem sind noch eine PLL 20 und ein Register 21
`etwa in der Mitte der PCB 1 vorgesehen.
`[0024] Die Speicherchips 2 bis 19 haben eine Breite b von
`etwa 8 mm und einc Lange 1 von etwa 14 bis 16 min. Der
`Abstand zwischen den einzelnen Chips betragt ungefahr
`0,5111111, ein in der Zeichnung oberer Rand zwischen den
`Speicherchips 2, 3, 6 bis 9 und 10 bis 17 und der "oberen"
`Kante der PCB 1 misst ungefahr 0,5 mm, wahrend ein unte-
`rer Rand zwischen den Speicherchips 4, 5, 14, 15, 18 und 19
`und der unteren bzw. Connectorkante 24 der PCB 1 nur
`
`4 mm betragt. DaInit ergibt sich eine Breite bzw. Hohe h der
`PCB 1 von etwa 27 mm und eine Lange bzw. Weite w von
`etwa 133 mm. F111 die PLL 20 bzw. das Register 21 Wird da-
`bei ein Platzbedarf von 17 mm angenommen, wahrend fiir
`Kondensatorreihen C ein Platzbcdarf von etwa 8 mm untcr-
`
`stellt ist. Widerstandselemente R sind zwischen den Spei-
`cherchips 4, 5, 14, 15, 18 und 19 in der N'ahe von Pins 22 an-
`geordnet, die sich langs der Connectorkante 24 erstrecken.
`[0025] Die Speicherchips 2, 3, 6 bis 9, 10 bis 13, 16 und
`17 liegen in iiblieher Weise in Langsrichtung der PCB 1 in
`einer Reihe, wobei die Langsrichtung der einzelnen Spei—
`Cherchips senkrecht zur Langsrichtung der PCB 1 ist. Erfin-
`dungsgem'aB sind nun die Speicherchips 4, 5, 14, 15, 18 und
`19 senkrecht zu den Speicherchips der "ublichen" Reihe an-
`geordnet, so dass diese gedrehten Speicherchips sich n1it ih-
`rer Langsrichtung in der Langsrichtung der PCB 1 erstrek-
`ken. Dabei sind die gedrehten Speicherchips 4, 5, 14, 15, 18
`und 19 zwischen der Reihe der "iiblichen" Speicherchips
`und den Pins 22 gelegen. Auf diese Weise Wird erreicht, dass
`der l'angste Abstand zwischen den DQ-Anschlfissen der
`Speicherchips 2, 3, 6 bis 13, 16 und 17 und der Connector-
`kante 24 einen Wert von etwa 850 mil (2,16 cm) nicht fiber—
`schreitet.
`
`[0026] Fig. 2 zeigt eine Draufsicht auf ein weiteres Aus-
`fiihrungsbeispiel der Erfindung, bei dem das Register 21 im
`
`Unterschied zum Ausfijhrungsbeispiel von Fig. 1 Init seiner
`Langsrichtung in der Langsrichtung der PCB l liegt, bei
`de111 weiterhin die Widerstandseleinente R i111 unteren
`Raumbereich vorgesehen sind und bei dem der obere Rand
`zwischen den Speicherchips 2, 3, 6 bis 13, 16 und 17 und der
`oberen Kante der PCB 1 nur eine Abmessung von etwa
`0,05 mrn hat. Fiir die Hohe h ergibt sich hier ein Wert von
`28,5 mrn, wahrend die Weite W 132,8 rnn1 betragt.
`[0027] Bei beiden Ausffihrungsbeispielen der Fig. 1 und 2
`konnen auf der Unterseite der PCB 1 nochmals weitere
`
`Speicherchips in gleicher oder ahnlicher Anordnung ange-
`bracht sein. AuBerdem ist es moglich, rnehrere PCBs ent-
`sprechend der PCB 1 der Fig. 1 und 2 ubereinander zu sta-
`peln. Auch hier konnen die PCBs beidseitig oder nur auf ei-
`ner Oberflache mit Speicherchips usw. belegt sein.
`[0028] Fig. 3 zeigt noch ein Blockschaltbild fur zwei ne-
`beneinanderliegende Speicherchips, beispielsweise die
`Speicherehips 4 und 5. Entsprechende DQ—Ausga'nge sind
`hier fiber Widerstande r mit einern Pin 22 verbunden. We-
`
`sentlich ist dabei, dass jedem DQ-Anschluss jedes Speicher—
`Chips 4 bzw. 5 ein eigener Widerstand r zugewiesen ist. Bis—
`her liegt ein Widerstand namh'ch nur zwischen einern Kno-
`ten 23, an deIn die DQ-Anschliisse der beiden Speieherehips
`4, 5 zusanimengefiihrt sind, und dem Pin 22, Wie dies in Fig.
`4 gezeigl. ist. Es hat sich aber gezeigl, dass (lurch die Ver-
`wendung von zwei Widerstanden r, also der Verbindung ei—
`nes separaten Widerstandes r mit jedem DQ-Anschluss, eine
`Verbesserung der Entkopplung zwischen den jeweiligen
`DQ—Anschliissen und dem zugehorigen Bus erreicht Wird.
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`Bezugszeichenliste
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`1 PCB
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`2 bis 19, B0, B1 .
`20 PLL
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`. Speicherchips
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`21 Register
`22 Pins
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`23 Schaltungsknoten
`24 Connectorkante
`C1 bis C4 Kondensatoren
`R Widerstandselemente
`r Widerstand
`
`MC Speichercontroller
`
`Patentanspriiche
`
`1. Speichermodul ans einer Vielzahl von Speicher-
`chips (2 bis 19), die auf wenigstens einer ersten Ober-
`flache einer in1 Wesentlichen rechteckformigen Schal-
`tungsplatte (1) vorgesehen sind, welche 111indestens
`langs einer eine Connectorkante (24) bildenden Seite
`Pins (22) aufweist, die fiber einen Widerstand n1it DQ-
`Anschliissen der Speicherchips (2 bis 19) verbunden
`sind, wobei die im Wesentlichen ebenfalls rechteckfor—
`migen Speicherchips (2, 3, 6 bis 13, 16, 17) rnit ihren
`kiirzeren Seiten in einer Reihe in der Langsrichtung der
`Schaltungsplatte (1) so angeordnet sind, dass die lange-
`ren Seiten der Speicherchips (2, 3, 6 bis 13, 16, 17) par-
`allel zucinander und senkrecht zur Langsrichtung der
`Schaltungsplatte (1) verlaufen, dadurch gekennzeich-
`net, dass zwischen der Reihe von Speicherchips (2, 3, 6
`bis 13, 16, 17) und der Connectorkante (24) auf der
`Schaltungsplatte (1) mindestens ein weiterer Speicher-
`chip (4, 5, 14, 15, 18, 19) angebracht ist, dessen lingere
`Seite parallel zur Langsrichtung der Schaltungsplatte
`(1) ist.
`2. Speichermodul insbesondere nach Anspruch 1, da-
`durch gekennzeichnet, dass bei zwei zusarnmengekop-
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`pelten DQ-Anschliissen von zwei verschiedenen Spei-
`Cherchips (4, 5) jeder der DQ-Anschliisse fiber einen
`separaten Widerstand (I) an einen Pin (22) def Connec-
`torkante (24) angeschlossen ist (vgl. Fig. 3).
`3. Speichermodul nach Anspruch 1 Oder 2, dadurch
`gekennzeichnet, dass im Mittenbereich der Schaltungs-
`platte wenigstens ein Hilfsbaustein vorgesehen ist.
`4. Speichermodul nach Anspruch 3, dadurch gekenn-
`zeichnet, dass der llilfsbaustein eine PLL (20) und/
`Oder wenigstens ein Register (21) ist.
`5. Speichermodul nach Anspruch 4, dadurch gekenn-
`zeichnct, dass die PLL (20) und das wenigstcns cine
`Register (21) mit ihrer Langsrichtung parallel und/oder
`senkrecht zur Lingsrichtung der Schaltungsplatte (1)
`verlaufen.
`
`6. Speichermodul nach einem der Anspriiche 1 bis 5,
`dadurch gekennzeichnet, class der lingste Abstand zwi-
`schen DQ—Anschlfissen der Speicherchips (2 bis 19)
`und der Connectorkante (24) 2,16 cm (850 mil) nicht
`Uberschreitet.
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`Hierzu 3 Seite(n) Zeichnungen
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`ZEICHNUNGEN SEITE1
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`DE101 42 361 A1
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`G 11 c 5/02
`24. April 2003
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`ZEICHNUNGEN SEITE 2
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`ZEICHNUNGEN SEITE 3
`
`Nummer:
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`DE 101 42 361 A1
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`Int. C|.7:
`Ofienlegungstag:
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`G 11 C 5/02
`24. April 2003
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`DIMM 2
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`103 170/47
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`Fig. 4
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