(12) United States Patent
`Ooishi et al.
`
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`US 6,292,015 Bl
`*Sep.18,2001
`
`(10) Patent No.:
`(45) Date of Patent:
`
`(54) SEMICONDUCTOR INTEGRATED CIRCUIT
`DEVICE INCLUDING LOGIC GATE THAT
`ATTAINS REDUCTION OF POWER
`CONSUMPTION AND HIGH-SPEED
`OPERATION
`
`(75)
`
`Inventors: Tsukasa Ooishi; Masatoshi Ishikawa,
`both of Hyogo (JP)
`
`(73) Assignee: Mitsubishi Denki Kabushiki Kaisha,
`Tokyo (JP)
`
`8/1997 Arimoto eta!. .
`5,659,517
`5,726,946 * 3/1998 Yamagata eta!.
`
`365/226
`
`OTHER PUBLICATIONS
`
`"1-V Power Supply High-Speed Digital Circuit Technology
`with Multithreshold-Voltage CMOS", by Mutoh, et al.,
`Journal of Solid-State Circuits, vol. 30, No. 8,Aug. 1995, p.
`847-854.
`
`( *) Notice:
`
`This patent issued on a continued pros(cid:173)
`ecution application filed under 37 CFR
`1.53( d), and is subject to the twenty year
`patent term provisions of 35 U.S.C.
`154(a)(2).
`
`Subject to any disclaimer, the term of this
`patent is extended or adjusted under 35
`U.S.C. 154(b) by 0 days.
`
`(21) Appl. No.:
`
`(22) Filed:
`
`09/272,316
`
`Mar. 19, 1999
`
`(30)
`
`Foreign Application Priority Data
`
`May 26, 1998
`Dec. 8, 1998
`
`(JP) ................................................. 10-144359
`(JP) ... ... ... ... .... ... ... ... ... .... ... ... ... ... ... .. 10-348864
`
`(51)
`
`Int. Cl? ..................................................... H03K 17/16
`
`(52) U.S. Cl. ................................ 326/33; 326/83; 326/101
`(58) Field of Search .................................. 326/33, 34, 83,
`326/119, 121, 101
`
`(56)
`
`References Cited
`
`U.S. PATENT DOCUMENTS
`5,583,457 * 12/1996 Horiguch et a!. .................... 326/121
`
`Ext Vee
`
`* cited by examiner
`
`Primary Examiner-Michael Tokar
`Assistant Examiner-Anh Tran
`
`(74) Attorney, Agent, or Firm-McDermott, Will & Emery
`
`(57)
`
`ABSTRACT
`
`A semiconductor integrated circuit device has a hierarchical
`power supply system for a logic circuit. Inverters are pro(cid:173)
`vided with power supply from a main power supply line and
`a sub-power supply line of a higher potential and a main
`ground line and a sub-ground line of a lower potential. An
`internal power supply voltage-down converter is placed to
`set the voltage of the main power supply line higher than a
`normal operation voltage of the higher potential. An internal
`supply voltage boosting circuit is placed to set the voltage of
`the main ground line lower than a normal operation voltage
`of the lower potential. When respective power supply lines
`are short-circuited by a switching transistor, the voltage of
`each power supply line can be maintained at an operation
`supply voltage.
`
`19 Claims, 67 Drawing Sheets
`
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`
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`AMD EX1024
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`
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`FIG.1
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`U.S. Patent
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`Sep.18,2001
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`Sep.18,2001
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`FIG.14
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`U.S. Patent
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`FIG.22
`
`136a
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`135
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`FIG.23
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`SUB-SUPPLY LINE/SUB-GROUND LINE : ALUMINUM 5 J1. m
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`SWITCHING VthpNthn=-0.59/0.39
`TRANSISTOR Lp/Ln=0.25/0.25
`Wp!Wn= 1 000/500
`
`INVERTER
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`VthpNthn=-0.17/0.20
`Lp/Ln=0.25/0.25
`Wp!Wn=20/1 0
`
`0023
`
`

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`U.S. Patent
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`Sep.18,2001
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`Sheet 23 of 67
`
`US 6,292,015 Bl
`
`F/G.24
`
`PRIOR ART
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`CONVENTIONAL HIERARCHICAL
`POWER SUPPLY SYSTEM
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`17
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`
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`
`31
`
`33
`
`0024
`
`

`

`U.S. Patent
`
`Sep.18,2001
`
`Sheet 24 of 67
`
`US 6,292,015 Bl
`
`DLCC SYSTEM
`
`FIG.25
`
`1.6
`
`1.4
`
`1.2
`
`1.0
`
`VOLTS 0.8
`
`0.6
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`0025
`
`

`

`U.S. Patent
`
`Sep.18,2001
`
`Sheet 25 of 67
`
`US 6,292,015 Bl
`
`FIG.26
`
`AVERAGE SPEED OF INVERTER
`0.24 . . . . - - - - - - - - - - - - - - ,
`
`0.22
`
`0.2
`
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`
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`
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`
`1.0ns
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`
`0026
`
`

`

`U.S. Patent
`
`Sep.18,2001
`
`Sheet 26 of 67
`
`US 6,292,015 Bl
`
`FIG.28
`
`INCREASED DELAY OF INVERTER CHAIN
`
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`
`CONVENTIONAL
`HIERARCHICAL
`POWER SUPPLY
`
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`
`0027
`
`

`

`U.S. Patent
`
`Sep.18,2001
`
`Sheet 27 of 67
`
`US 6,292,015 Bl
`
`FIG.29
`
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`U.S. Patent
`
`Sep.18,2001
`
`Sheet 28 of 67
`
`US 6,292,015 Bl
`
`FIG.30
`
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`
`

`

`U.S. Patent
`US. Patent
`
`Sep.l8,2001
`
`Sheet 29 of 67
`
`US 6,292,015 Bl
`US 6,292,015 B1
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`0030
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`

`U.S. Patent
`US. Patent
`
`Sep.18,2001
`Sep.18,2001
`
`Sheet 30 of 67
`Sheet30 0f67
`
`US 6,292,015 Bl
`US 6,292,015 B1
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`Sep.18,2001
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`Sheet 31 of 67
`Sheet31 0f67
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`U.S. Patent
`US. Patent
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`Sep.18,2001
`Sep.18,2001
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`Sheet 32 of 67
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`

`U.S. Patent
`
`Sep. 18,2001
`
`Sheet 33 of 67
`
`US 6,292,015 Bl
`
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`
`

`

`U.S. Patent
`
`Sep.l8,2001
`
`Sheet 34 of 67
`
`US 6,292,015 Bl
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`Sep.18,2001
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