HPE 1034-0001
`
`HPE Co. v. ChriMar Sys., Inc.
`IPR Pet. - U.S. Patent No. 8,902,760
`
`

`

`1 declare under penalty of perjury that the foregoingis true and correct to the best
`
`of my knowledge. Executed on 16 May2018 at Saint Louis, Missouri.
`
`John E, Dawson
`
`HPE 1034-0002
`
`HPE 1034-0002
`
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`Exhibit A
`Exhibit A
`
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`HPE 1034-0003
`
`

`

`OFFICE FEDERAL DE LA PROPRIETE INTELLECTUELLE
`
`Brevet d’invention délivré pour la Suisse et le Liechtenstein
`Traité sur les brevets, du 22 décembre 1978, entre la Suisse et le Liechtenstein
`
`@ FASCICULE DU BREVETa;
`
`@ Int.Cl: HO4L
`HO4L
`
`5/02
`1/14
`
`@
`
`643 095
`
`CH643095A5 CONFEDERATION SUISSE
`
`@i) Numéro dela demande: 4604/81
`
`2) Date de dépat:
`
`14.07.1981
`
`Brevet délivré le:
`
`15.05.1984
`
`
`
`@) Titulaire(s):
`Institut de Microtechnique de I’ Université de
`Neuchatel, Neuchatel 7
`
`@) Inventeur(s):
`Nicolas Peguiron, Boudry
`
`Mandataire:
`Fascicule du brevet
`Société Générale de I’Horlogerie Suisse SA.
`15.05.1984
`publiéle:
`ASUAG,Biel/Bienne
`
`
`64) Installation de collecte de données.
`
`6?) L'installation comprend une unité centrale (1) qui
`envoie aux unités périphériques (2) un signal d’inter-
`rogation (U(t)) formé d’au moins deux signaux de tension
`électrique superposés: un signal de tension continue
`d’amplitude constante au moins égale 4 Ja tension nomi-
`nale d’alimentation des unités périphériques, et un signal
`de tension logique contenant l’information d’adresse,
`Un bus bi-filaire unique (3a, 3b) assure, a Ja fois,la
`transmission du signal d’interrogation (U(t)), celle d’un
`signal de données I(t) fourni par chacune des unités pé-
`tiphériques vers Y’unité centrale, et celle de la tension
`d’alimentation des unités périphériques,ces transmissions
`pouvant étre effectuées simultanément.
`Cette installation peut servir 4 la collecte de données
`relatives 4 la température en divers endroits d’un bati-
`ment, pourla gestion de ces données,
`
`/
`
`a ItyPg
`
`3a
`
`“py
`
`2
`
`2
`
`2
`
`
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`HPE 1034-0004
`
`HPE 1034-0004
`
`

`

`643 095
`
`REVENDICATIONS
`1. Installation de collecte de données, comportant:
`—une unité centrale (1) ayant un circuit(4, 5, 6, 7,22) pour
`fournir un signal d’interrogation (U(t)) contenant une adresse
`quelconque (A0 .
`. .A7) choisie parmi un ensemble d’a-
`dresses;
`~ plusieurs unités périphériques (2) associées chacune a
`une adresse particuliére (BO, .
`.
`. B7), chaque unité périphéri-
`que comprenantun capteur de mesure (20) a sortie numérique
`fournissant des informations de données (D0, .
`.
`. D8), un cir-
`cuit de reconnaissance d’adresses (14, 15, 17 4 19) répondant
`audit signal d’interrogation (U(t)) pour réagir a ’identité en-
`tre ladite adresse émise (AO, ... A7) et ladite adresse particu-
`ligre (BO, .
`. . B7) en émettant un signal de commande (LD),
`un circuit (16, 12) réagissant audit signal de commande (LD)
`en fournissant un signal(I(t)) contenantlesdites informations
`de données (D0,. .. D8) se trouvant dansladite unité péri-
`phérique, et des moyensd’alimentation électrique de ladite
`unité périphérique(2); et
`~un busde liaison comprenantplusieurs conducteurs (3a,
`3b) pour transmettre le signal d’interrogation (U(f)) aux uni-
`tés périphériques(2) et le signal de données(I(t)4 Punité cen-
`trale (1), caractérisée en ce que ledit capteur de mesure (20) est
`un capteur quartz oscillant utilisant une fréquencede réfé-
`rence, en ce que ledit signal d’interrogation (U(t)) comprend
`au moins un premier et un secondsignal superposés,le pre-
`mier signal étant un signal de tension continue d’amplitude
`constante (U1),et le secondsignalétant un signalde tension
`logique contenant l’information deladite adresse quelconque
`(AO, ... A7), ce second signalétant un signal périodique de
`fréquence fixe égale d ladite fréquence de référence du capteur
`de mesure (20), et en ce que lesdits moyens d’alimentation
`électrique de chaque unité périphérique comprennentuncit-
`cuit (11) pourextraire du signal d’interrogation (U(t)) une
`tension continue (Va).
`2. Installation selon la revendication 1, caractérisée en ce
`quele circuit fournissantle signal de données comprend un
`circuit (16) répondant au signal de commande (LD)en four-
`nissant un signal logique séquentiel (SD) contenantladite in-
`formation de données (DO,. .. D8), et un circuit (12) compre-
`nantunerésistanceélectrique (13) et des moyens de commuta-
`tion (12a) réagissant auditsignal logique séquentiel (SD) en
`branchantou en ne branchant pas entre des conducteurs(3a,
`3b) du busdeliaison,ladite résistance (13), et en ce que Punité
`centrale (1) comprend des moyens(8, 9) pour mesurerles va-
`tiations du courant(I(t)) circulant danslesdits conducteurs
`(3a, 3b) du busdeliaison.
`3. Installation selon [’une des revendications 1 et 2, carac-
`térisée en ce que le bus deliaison est constitué par deux con-
`ducteurs (3a, 3b).
`4, Installation selon l’une des revendications | a 3, carac-
`térisée en ce qu’uncircuit de redressement 4 deux alternances
`(10) est prévu 4 entrée de chaque unité périphérique(2).
`
`La présente invention concerne uneinstallation de collecte
`de données comportantune unité centrale pouvantinterroger
`Pune quelconquedeplusieurs unités périphériques.A cetef-
`fet, chaque unité périphérique posséde une adresse particu-
`ligre, et Punité centrale envoie 4 toutesles unités périphériques
`un signald’interrogation contenant une information d’a-
`dresse. L’unité périphérique dontl’adresse correspond a cette
`information d’adresse réagit au signal d’interrogation en en-
`voyant 4 son tour a l’unité centrale des données que cette
`unité périphérique posséde.
`Unetelle installation nécessite des moyens pour la trans-
`mission du signald’interrogation depuis lunité centrale vers
`les unités périphériques, des moyenspourla transmission du
`
`5
`
`25
`
`signal contenantlesdites données, depuis une unité périphéri-
`quejusqu’a l’unité centrale, et des moyens pourl’alimenta-
`tion électrique de l’unité centrale et de chacune des unités pé-
`riphériques.
`Le butde l’invention consiste 4 simplifier l’installation en
`utilisant les mémes moyenspourla transmission du signal
`d’interrogation et pourl’alimentation électrique de chaque
`unité périphérique a partir de Punité centrale.
`A ceteffet, l’installation objet de l’invention présenteles
`19 caractéres indiqués dansla revendication 1. Ainsile signal
`d’interrogation est formé d’au moins deux signauxde tension
`électrique superposés:l'un de ces signaux est un signalde ten-
`sion continue d’amplitude constante au moinségale 4 la ten-
`sion nominale d’alimentation desunités périphériques; autre
`15 de ces signauxest un signal de tension logique contenant l’in-
`formation d’adresse.
`Chaqueunité périphérique est équipée d’un circuit pour
`séparerlesdits signaux l’un de l’autre. La tension d’alimenta-
`tion de chaque unité périphériqueest extraite du signal de ten-
`20sion continue d’amplitude constante; cette tension d’alimen-
`tation est appliquée sur les bornes d’alimentation deladite
`unité périphérique, tandis que l’autre signal — le signal logique
`—est appliqué 4 entrée d’un circuit de reconnaissance d’a-
`dresses.
`Selon un modederéalisation préféré, les données disponi-
`bles dans chaque unité périphérique sont transmisesvers l’u-
`nité centrale au moyen d’une modulation du courant circu-
`lant dans un bus uniquebi-filaire reliant l’unite centrale aux
`unités périphériques et servant déja a véhiculerle signal d’in-
`30 terrogation. Chaque unité péripherique posséde, d’unepart,
`un circuit pour générer un signal logique séquentiel contenant
`lesdites données,et, d’autre part des moyens répondantaudit
`signal logique séquentiel en branchant ou en ne branchantpas
`une résistance électrique entre les conducteurs du bus, selon
`35 état dudit signal logique. La valeur de ladite résistance élec-
`trique est choisie de telle sorte que chaque branchementde
`cette résistance entre les conducteurs du bus provoque une va- _
`riation notable du courantcirculant dans ce bus.
`Ainsi, grace 4 invention, un busbi-filaire uniquesert,
`40 1a fois, a la transmission du signal d’interrogation,a celle du
`signal de données, ainsi qu’a celle de la tension d’alimentation
`des unités périphériques,ces trois transmissions pouvantétre
`effectuées simultanément. Ceci entraine une simplification
`considérable de l’installation de collecte de données.
`Parailleurs, il est possible de réaliser des installation de
`collecte de données de facon trés économiqueen utilisant les
`réseaux de branchementbi-filaire déja existants.
`Les caractéristiques et avantages de l’invention seront
`mieux compris4 la lecture de la description qui va suivre d'un
`50 exemple de réalisation, description faite en référence aux des-
`sins annexésdanslesquels:
`—la figure 1 est un schéma général d’uneinstallation selon
`Pinvention;
`—Ja figure 2 est un schéma synoptique montrantles diffé-
`55 rents éléments fonctionnels de I’unité centrale et d’une unité
`périphérique, selon un mode deréalisation de l’invention;
`—la figure 3 est un schéma montrant, avec plus de détails,
`unepartie de l’unité centrale représentéesurla figure 2;
`—la figure 4 est un schémaducircuit électronique de la
`partie restante de l’unité centrale de la figure 2;
`—]a figure 5 est un schémaélectrique d’une premiere partie
`de Punité périphérique dela figure 2;
`—la figure 6 est un schéma synoptique d'uneautre partie
`de Punité périphérique de 1a figure 2; et
`—la figure 7 représente, en correspondance temporelle,les
`diagrammesde signaux présents en divers points de l’installa-
`tion représentée surles figures 2 a 6.
`Linstallation de collecte de données représentée sur Ja
`
`AS
`
`60
`
`65
`
`HPE 1034-0005
`
`HPE 1034-0005
`
`

`

`3
`
`643 095
`~un circuit 15 élaborant,4 partir dudit signal SAM’, d’une
`figure 1 comprenduneunité centrale 1 et plusieurs unités péri-
`phériques 2 qui sonttoutesreliées 4 ’unité centrale 1 aumoy-_part un signal d’horloge Fl’ ayant une périodeégaleT,et,
`en d’un mémebusbi-filaire 3a, 3b sur lequel lesdites unités pé-
`d’autre part, un signal logique DA prenant, a chaque période
`riphériques 2 sont branchées en anneaux.
`Pi du signal SAM, la valeur0 ou Ja valeur 1 selon que la durée
`Dansle sens allant de ’unité centrale 1 aux unités périphé-_; ti est égale A un quart respectivementtrois quarts de T.
`riques2, le bus 3a, 3b transmetla tension d’alimentationdes-|Commecela sera expliquéplus loin,le signal DA comporte
`dites unités périphériques, une fréquencefixe Fl, et uneinfor-
`unesérie de bits correspondanta l'information d’adresse émi-
`mation constituée par l’adresse de Punité périphérique 2 qui
`se par l’unité centrale 1.
`doit étre interrogée.
`Aceteffet, 'unité centrale 1 est congue pour produireen- 1)|Chaque unité périphérique 2 comprenden outre uncircuit
`
`tre ses bornes desortie 1a, 1b un signal de tension U(t)dontle
`de reconnaissance d’adresse pour comparerl’adresse conte-
`diagrammeest représentésur la figure 1a. Comme onpeutle
`nue dansle signal DA avec I’adresse propre BO,. .
`. B7 de la-
`voir sur cette figure,le signal U(t) est formé d’une succession_dite unité périphérique,et pourréagir a une coincidence entre
`de périodes Pi, P2, Pi. . ., de durées égales 4 T, a l'intérieur
`lesdites adresses en provoquantl’émisison, par un circuit de
`de chacunedesquellesle signal U(t) prend successivement des 1s mémoire a verrou 16, du signal SD qui contient unesérie de
`valeurs fixes U2 et U1. Si on désigne parti le temps pendant
`bits correspondant aux donnéesse trouvant dansI’unité péri-
`lequelle signal U(t) est égal 4 U2 durantla période Pi, onnote
` phérique 2.
`
`surla figure la que ti peut prendre seulementdeux valeurs Commeon peutle voir surlesfigures2et6,le circuit de
`discrétes: respectivement un quartet trois quartsdeT.Silon
`reconnaissance d’adresse comprend:
`associe une valeur logique binaire «0» ou «1» a chacunedeces 2
` — un convertisseur série-paralléle 17 recevant sur une en-
`deux valeurs différentes de ti, on concoit quele signal U(t)
`trée 17a le signal DA,
`peut représenter unesérie debits.
`—une mémoire a sorties paralléles 18 forunissant en per-
`
`
`La valeur detensionla plus faible U! est choisieau moins—manence,sur sept desessorties,les bits BO, . . . B7 correspon-
`égale a la valeur nominale V, dela tension d’alimentation des_dant a I’adresse propre de P'unité périphérique2, et
`unités périphériques2.
`25 —uncomparateur 19 comparant deux 4 deux chaquebit
`Commecela sera expliqué plus loin, chaque unité périphé- QI, .. .Q12 du signal DA avec lasérie de bits suivants:
`rique 2 réagita la réception d’unsignal U(t) contenant unein-
`_0,0,B0, .
`.
`. B7, Bp,1, délivrés sous forme paralléle par la mé-
`formation correspondant a son adresse propre, en provo-
`moire 18.
`quant une modulation du courantI(t) circulantsurles con-
`Lorsqu’il y a coincidence entre chaquebit Qiet le bit cor-
`ducteurs 3a, 3b du bus, cette modulation de courant permet-
`30 respondantdelasérie debits délivrés sous formeparalléle par
`tantla transmission des données que possédeladite unité péri-
`1a mémoire 18, le comparateur 19 émet unsignal de charge-
`phérique.
`ment LD qui est appliqué sur l’entrée de chargement16a du
`Seion exemple représentésur la figure 2, ’'unité centrale
`_circuit 16. Ce dernier circuit regoit en permanencesur huit de
`1 comprend:
`ses entrées 16, 4 165, un bit respectifD1;..D8 fourni par un
`— un micro-processeur 4 pouvant fournirpar son busde—_35 capteur 20 a sortie numérique de mesure d’un paramétre quel-
`données4a(figure 3) les bits d’adresse AO, ... A7, d’une
`conque, par exemple un capteur de température. Sur une pre-
`unité périphérique particuliére devantétre interrogée,
`miére entrée 16),le circuit 16 recoit le signal logique 1, tandis
`—uncircuit convertisseur paralléle-série 5, réagissant aux
`que sur ses deux derniéres entrées 16, et 1612,ce circuit 16 re-
`signaux représentantles bits d’adresse AO,...A7,ainsiqu’a
`—_coit le signal logique 0. Enfin sur une dixiéme entrée 16j9,le
`unsignal d’écriture WR,en produisant un signal SA conte-
`40 circuit 16 regoit un bit de parité Dp élaboré par un circuit
`nantla sequencedesbits d’adresse AO,...A7,associgeades
` connuensoi21, 4 partir des bits D1 .
`. .D8 recus de facon
`bits de protocole,
`paralléle par ce circuit 21.
`—un circuit logique 6 transformantle signal SA en unsi-
`Selon l’exemple représenté surla figure 3, circuit 4 est un
`gnal logique SAM ayantla forme d’un signal analogue ausi-—_micro-processeur commercialisé par la société INTELsousle
`gnal U(t) mais danslequel Ulest égal 40,
`45 numérode référence 8085etle circuit convertisseur paralléle-
`—un circuit 7 fournissant, a partir du signal SAM,le si-
`série 5 est un circuit commercialisé par cette mémesociété
`gnal U(t) ne pouvantprendre que deux valeurs réglées préci-—sous le numéro 8251.
`sément sur les valeurs U2 et Ul, et
`L’unité centrale 1 est, en outre, munie d’un circuit 22 four-
`—uncircuit 8 branché parses entrées 8a, 8b aux bornes
`nissant un signal d’horloge F1 identique au signal F1’ décrit
`d’unerésistance 9 parcourue par le courant I(t)circulantle—_59 ¢j-dessus, et un deuxiémesignal d’horloge, de fréquence dou-
`long des conducteurs3a, 3b du bus. Le circuit 8 répond ala
`ble, FO. Le circuit 22 comprend(figure 3) un générateur de
`tension existant aux bornes dela résistance 9 enfournissant,
`fréquence,tel qu’un oscillateur, 22a fournissantle signal FO,
`sur sa sortie 8c, un signal logique SD, contenantsous forme
`et un diviseur par 2, 22b fournissantle signal F1 a partir du si-
`séquentielle les bits de données fournies par unité périphéri-
`—_gnal FO.
`que2 interrogée.
`Lecircuit 6 comprend(figure 3) une premiére porte NON-
`Chaqueunité périphérique 2 comprend:
`-ET 6a ayant deux entrées recevant respectivementles signaux
`-un pont de GRAETZ 10(figure 5) ayant deux entrées
`FO et FI, une deuxiéme porte NON-ET 6b ayantdeux entrées
`10a, 10b reliées aux entrées 2a resp. 2b de l’unité périphérique—_recevant respectivementle signal FO et le signal SA, une troi-
`2,
`siéme porte NON-ET6c ayant deux entrées recevant respecti-
`6° vementle signal SAet le signal F1. Lasortie de la porte
`—uncircuit 11 (figure 5) extrayant la tension d’alimenta-
`tion Va de Punité périphérique 2, dela tension présente entre©NON-ET 6aestreliée A deux bornes RxCet TxC ducircuit 5.
`les bornes de sortie 10c, 10d du pont de GREATZ 10, Uneporte ET 6da trois entrées reliées chacuneala sortie
`
`~ uncircuit 12 (figure 5) réagissant 4 un signal logiqueSD —_d’une porte NON-ET6a,6b,6crespective. La sortie dela
`en branchant ou en ne branchantpas entre les bornes 2aet 2b,_porte ET 6d constitue Ja sortie ducircuit 6, sur laquelleest
`unerésistanceélectrique 13, selon l’état dudit signal SD,
`65 présent le signal SAM.
`oo,
`~un circuit 14 transformantle signal de tension U(t) pré-
`Commeonpeutle voir surla figure 4,le circuit 7 com-
`sent entre les bornes 2a et 2b en un signal SAM’ deformeiden-
`prend un premier transistor NPN 7b dontla baseest reli¢e,
`tique au signal SAM décritci-dessus,
`via une résistance 7x, 4 la borne d’entrée 7a du circuit 7, une
`
`55
`
`HPE 1034-0006
`
`HPE 1034-0006
`
`

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`643 095
`
`5
`
`19
`
`Le circuit 15 comprend en outre un monostable 15b dont l’en-
`premiére diode Zener 7c de tension nominale U1 quiest bran-
`chée en série avec une résistance 7d entre une borne d’alimen-
`trée B recoit le signal SAM,et dontla sortie Q est reliée 4 l’en-
`trée @’horloge CL de la bascule 15a. Le monostable 15b a une
`tation +V etle collecteur du transistor 7b, une deuxiéme
`diode Zener 7e de tension nominale U2,qui est branchée en-
`constante de temps égale a T/2.
` Ainsi, le circuit 15 extrait du signal SAM,le signal FI’ pré-
`tre une masse GRDet la base d’un deuxiéme transistor 7f. La
`sent a la sortie Q du monostable 15b,le signal d’horloge com-
`borne 1a est reliée 4 ]’émetieur du transistor 7f tandis que la
`plémentaire F1 présent4 la sortie Q du monostable 15b,ainsi
`borne1b est reliée A la masse GRD et 4l’émetteur du premier
`que un signal DA identique au signal SA contenantles infor-
`transistor 7b. Enfin,le collecteur du second transistor 7f est
`mations d’adresses émises par le circuit 5 de P'unité centrale.
`relié, via la résistance 9, 4 la borne d’alimentation + V.
` Laséquence d’adresse «0», A0,...A7, Ap, «1», «1»est
`Selon l’exemple représenté sur la figure 4,le circuit 8 com-
`appliquée au rythme de F1 sur entrée 17a du convertisseur
`prend un amplificateurdifférentiel 8d branché parses entrées
`série-paralléle 17. Lorsquele bit de démarrage, qui est dans
`8aet 8b entre les bornesde la résistance 9, un circuit 8e pour
`cet exemplele bit «0», arrive en douziémeposition du circuit
`supprimer la composante continue du signal fourni par l’'am-
`17, ce dernier est automatiquement remis 4 zéro par une bas-
`plificateur 8d et pour redresserce signal, et un circuit compa-
`is cule D,23, afin d’étre prét 4 recevoir la sequence d’adresse
`rateur 8fpour mettre sous forme binaire le signal fourni parle
`circuit 8e.
`suivante. L’entrée D de Ia bascule 23est reliée a la sortie de
`rang 12, Q12 du circuit 17; la sortie Q de cette bascule est re-
`Selonlafigure5,le circuit 11 comprend une diédde Zener
`lige 4 entrée de remise 4 zéro 17b du circuit 17,et l’entrée
`11a de tension nominale VA, branchée en série avec unerésis-
`@horloge CL de la bascule 23 recoitle signal F1 émis par la
`tance 11b, entre les bornes 10c, 10d du pont de GRAETZ 10.
`Le circuit 12 comprend un transistor 12a dontla base est
`20 sortie Q du monostable 15b.
`Si, juste avant cette opération de remise 4 zéro du circuit
`reliée a la borne de commande12b du circuit 12, borne de
`17, il y a concordance entre le contenu du message d’adresses
`commanderecevantle signal SD fourniparle circuit 16. Le
`trajet émetteur-collecteur du transistor 12a est branché en sé-
`DAet le message d’adresse pré-programmé dans la mémoire
`18, un signal de chargement LD est émis par le comparateur
`rie avec la résistance 13 entre la masse GRDetla borne 10c du
`25 19 et il est appliqué sur l’entrée de chargement16a du circuit
`pont de GRAETZ10.
`convertisseur paralléle-série 16. Ce circuit 16 répond au signal
`Le circuit 14 comprend une diode Zener14a de tension
`LD en admettant, par ses entrées paralléles, un message de
`nominale égale 4 1/2 (U1+ U2-Va), branchées en série avec
`données constitué par une suite de données D,, .
`.
`. Dg présen-
`une résistance 14b, entre les bornes 10c et 10d. Une bascule de
`SCHMITT 14c estreliée par son entrée, au point dejonction
`tes sur les bornesde sortie du capteur 20. Le convertisseur
`30 paralléle-série 16 émet sur sa sortie 1 6b, au rythme dela fré-
`14d entre la résistance 14bet la diode 14a.
`Le fonctionnementde ]’installation de collecte de données
`quencedu signal @’horloge F1, unesérie de bits forméede la
`série de bits de données D1, . .. D8, précédée d°un bit de dé-
`représenté surles dessins est le suivant:
`Lorsque le micro-processeur 4 veut interroger une unité
`marrage qui, dans l’exemple représenté,est le bit «1», et suivie
`périphériqueparticuliére 2, il transmet au circuit 5 Padresse
`d’unbit de parité Bp fourniparle circuit 21 et de deux bits
`AO, ... A7 de cette unité périphérique par l’intermédiaire du
`3s d’arrét qui, dans l’exemple représenté,sontles bits «0». Ce
`bus de données4a,et il applique en outre surle circuit 5 un si-
`message de données constitue le signal SD.
`Ce signal SDest utilisé pour modulerle courantI(t) circu-
`gnal d’écriture WR.
`lant sur les conducteurs3a, 3b du bus unique. Cette modula-
`Le circuit 5 transforme les données d’adresses AO, ... A7
`recues en paralléle, en un signal logique séquentiel constitué
`tion est effectuée parle circuit 12 en synchronismeavecla fré-
`parla série des bits d’adresse AO, .. . A7, précédées d’unbit
`40 quence du signal d’horloge F1, de la fagon suivante: selon que
`de démarrage(en anglais «start bit») et suivie d’un bit de pa-
`le signal SD est 4 Pétat «O» ou «L», le transistor 12aest, res-
`rité Ap et de deux bits d’arrét(stop bits). Cette succession de
`pectivement, a l’état bloqué ou 4 état passant, ce qui se tra-
`bits, qui constituele signal SA dont le diagrammeestrepré-
`duit par le non-branchementrespectivementle branchement
`senté surla figure 7, est émise a la fréquence du signal d’hor-
`de la résistance 13 entre les bornes 10c et 10d. Chaque bran-
`45 chement de la résistance 13 entre lesdites bornes 10c et 10d en-
`loge F1 produitparle circuit 22 de Punité centrale 1.
`Le signal SA est transmis au circuit 6 que l’on peut appeler
`traine une augmentation du courantI(t).
`«modulateur de rapport cyclique». Le circuit 6 produit, 4 par-
`Les variations du courantI(t) sont détectées parle circuit
`tir du signal SA,le signal SAM dela fagon suivante: pour
`8 qui fournit sur sa sortie 8c un signal logique SD’ identique
`chaquepériode Pi du signal d’horloge F1 le signal SAM
`au signal SD fourni parle circuit 16.
`prend la valeur «1» pendant une duréeti égale a 1/4 ou 3/4 de 50
`Commele montre Jafigure 3, le signal SD’ est appliqué sur
`la borne RxD ducircuit 5. Ce dernier circuit débarrassele si-
`T selon que SA est a l’état 0 ou 1, respectivement.
`Le signal SAMsert4 piloterle circuit 7 que l’on peut ap-
`gnal SD du protocole constitué parle bit de démarrage,le bit
`peler «source de tension commandée». Cecircuit 7 associe les
`de parité et les bits d’arrét, et il est capable de transmettre au
`micro-processeur 4, sous formeparalléle,la série de bits de
`tensions fixes U1 et U2 aux «0»et «1» logiques, respective-
`55 données D1, .
`.
`. D8, extraits du signal SD’, lorsque ledit cir-
`ment, du signal SAM.
`Chaqueunité périphérique 2 peut étre branchée indiffé-
`cuit 5 regoit un signal de lecture R émis par ce méme micro-
`remment dans un sens ou dans l’autre, entre les conducteurs
`processeur4.
`3a, 3b du bus unique. Cette indifférence de sens de branche-
`Linstallation qui vient d’étre décrite peut notammentétre
`utilisée dans uneinstallation de gestion des données fournies
`ment est obtenue parle pont de GRAETZ 10.
`Le circuit 11 extrait du signal U(t) la tension Va nécessaire ® par plusieurs capteurs de température a signalde sortie numé-
`a l’alimentation électrique de l’unité périphérique2.
`rique, ces capteurs étant, par exemple, placés en divers en-
`Chaqueunité périphérique 2 extrait également la compo-
`droits d’un batiment (habitation. Ces capteurs de tempéra-
`sante logique du signal composite U(t) griice aux circuits 14 et
`ture utilisent pour leur fonctionnement une fréquencefixe de
`15.
`référence qui est précisémentla fréquence F1 transmise par
`65 ’ynité centrale 1 4 chaque unité périphérique 2, au moyen du
`signal d’interrogation U(t). Ces capteurs de température sont
`des capteurs 4 quartz oscillant.
`6 feuilles dessins
`
`Commeonpeutle voirsur la figure6,le circuit 15 com-
`prend une bascule D, 15a dont !’entrée D regoitle signal
`SAM,et dontla sortie Q est reliéea l’entrée 17a du circuit 17.
`Cc
`
`HPE 1034-0007
`
`HPE 1034-0007
`
`

`

`643 095
`6 feuilles No.1
`
`f
`
`ja70 3a
`
`1b
`
`3b
`
`Ut)
`
`2
`
`2
`
`2
`
`Fig. /
`
`Ly7
`by
`4,
`|
`
`U5
`iy
`
`|
`
`|
`
`|
`
`|
`
`TI!)
`
`ror!
`
`ot 41 P3,
`
`7,
`
`P|
`
`or, ror
`
`Ps,
`
`Fe,
`
`Pr
`
`L
`
`Fig.la
`
`HPE 1034-0008
`
`HPE 1034-0008
`
`

`

`643 095
`6feuilles No.2
`
`|:
`
`HPE 1034-0009
`
`| | | | | | | |
`
`- | || | | | | |
`
`ny
`YY
`
`HPE 1034-0009
`
`

`

`643 095
`6 feuilles No.3
`
`
`
`HPE 1034-0010
`
`HPE 1034-0010
`
`

`

`643 095
`
`6feuilles No.4 q
`
`10
`4f
`14
`SS NN
`T 10c
`~
`
`{
`! 40a]
`LoweLL
`
`10b
`
`|22
`
`Fig.5
`
`HPE 1034-0011
`
`HPE 1034-0011
`
`
`

`

`643 095
`-
`6 feuilles No.5
`
`|
`
`p
`
`Jb
`
`yy,
`
`SD 6bi
`
`as
`
` PPB, BB, Bt Bal 162
`"49 Le163 i6
`
`
`Poot
`CECH
`
`rr=
`
`=;
`
`Dy DP;
`
`Dy Dg
`
`LO
`
`Fig.6
`
`HPE 1034-0012
`
`HPE 1034-0012
`
`

`

`643 095
`6 feuilles No.6
`
`/?
`
`PPAPs |
`WRa
`SA Sooa
`P ADA Ag Az Ay As Ag Az Ap Mgt ig 4
`SAM gJULYULIULYu
`
`4
`
`Ug
`li
`ly o----—---~-—--------~--
`
`Ff ,VUUUUUUUUU$e
`/
`;
`TA 4
`LDoO
`
`fp Ags Ag A3 A, As Ng A? Ap “4” 4”
`
`f4,UO
`Sp 4
`|
`"0" Dy Dp D3D, Ds Dg Dz Dg Dp OH
`
`F1g./
`
`HPE 1034-0013
`
`HPE 1034-0013
`
`

`

`Exhibit B
`Exhibit B
`
`
`
`
`
`
`
`
`
`HPE 1034-0014
`
`

`

`5/02
`11/14
`
`643 095
`
`(51) Int. Cl.3: H 04 L
`
`
`H 04 L
`
`
`
`
`
`
`(11)
`
`
`
`
`
`
`
`
`(19) [logo] SWISS CONFEDERATION
`
`
`FEDERAL INTELLECTUAL PROPERTY OFFICE
`
`
`
`Invention patent issued for Switzerland and Lichtenstein
`Patent treaty of December 22, 1978 between Switzerland and Lichtenstein
`
`
`(12) PATENT SPECIFICATION A5
`
`CH 643 095 A5
`
`
`
`
`(73) Patentee(s):
`Institut de Microtechnique de l’Université de Neuchâtel,
`Neuchâtel 7
`
`
`
`
`(72) Inventor(s):
`
`Nicolas Peguiron, Boudry
`
`
`
`
`(74) Attorney:
`Société Générale de l’Horlogerie Suisse SA.
`ASUAG, Biel/Bienne
`
`
`
`
`
`
`
`
`(21) Application number:
`
`
`
`
`(22) Filing date:
`
`
`
`(24) Patent issued on:
`
`
`
`(45) Patent specification
`
`published on:
`
`
`4604/81
`
`07/14/1981
`
`05/15/1984
`
`05/15/1984
`
`
`
`(54) Data collection installation.
`
`(57) The installation comprises a central unit (1) that
`sends to the peripheral units (2) an interrogation signal
`(U(t)) formed from at least two superimposed electrical
`voltage signals: one DC voltage signal of constant am-
`plitude at least equal to the nominal supply voltage of
`the peripheral units, and one logic voltage signal con-
`taining address information.
`
`A single two-wire bus (3a, 3b) provides at the
`same time the transmission of the interrogation signal
`(U(t)), a data signal I(t) furnished by each of the pe-
`ripheral units to the central unit, and supply voltage of
`the peripheral units, said transmissions being able to be
`performed simultaneously.
`
`This installation can be used for the collection of
`data related to temperature at various locations in a
`building, for management of such data.
`
`
`
`
`
`
`
`HPE 1034-0015
`
`

`

`The purpose of the invention consists in simplifying the
`installation by using the same means for transmission of the in-
`terrogation signal and for the electrical supply of each peripheral
`unit from the central unit.
`To that end, the installation according to the invention
`has the characteristics indicated in claim 1. Thus, the interroga-
`tion signal is formed from at least two superimposed electrical
`voltage signals: one of said signals is a DC voltage signal of
`constant amplitude at least equal to the nominal supply voltage
`of the peripheral units; the other of said signals is a logic voltage
`signal containing the address information.
`Each peripheral unit is equipped with a circuit for sepa-
`rating said signals from each other. The supply voltage of each
`peripheral unit is extracted from the DC voltage signal of con-
`stant amplitude; said supply voltage is applied to the supply ter-
`minals of said peripheral unit, while the other signal – the logic
`signal – is applied to the input of an address recognition circuit.
`According to a preferred embodiment, the data available
`in each peripheral unit are transmitted to the central unit by
`means of a modulation of the current circulating in a single two-
`wire bus connecting the central unit to the peripheral units and
`used to carry the interrogation signal. Each peripheral unit has,
`on the one hand, a circuit for generating a sequential logic signal
`containing said data, and on the other hand, means of responding
`to said sequential logic signal by connecting or not connecting
`an electrical resistor between the conductors of the bus, depend-
`ing on the state of said logic signal. The value of said electrical
`resistor is selected in such a way that each connection of said
`resistor between the conductors of the bus causes a significant
`variation of the current circulating in said bus.
`Thus, as a result of the invention, a single two-wire bus is
`used for the transmission at the same time of the interrogation
`signal, the data signal, as well as the supply voltage of the pe-
`ripheral units, said three transmissions being able to be per-
`formed simultaneously. This results in a considerable simplifica-
`tion of the data collection installation.
`Moreover, it is possible to achieve the data collection in-
`stallation very economically by using already existing two-wire
`connection networks.
`The characteristics and advantages of the invention will
`be better understood from the following description of an em-
`bodiment, with reference to the appended drawings in which:
`– figure 1 is a general diagram of an installation accord-
`ing to the invention;
`– figure 2 is a block diagram showing the different func-
`tional elements of the central unit and of one peripheral unit,
`according to one embodiment of the invention;
`– figure 3 is a diagram showing in more detail one part of
`the central unit represented in figure 2;
`– figure 4 is a diagram of the electronic circuit of the re-
`maining part of the central unit of figure 2;
`– figure 5 is an electrical diagram of a first part of the pe-
`ripheral unit of figure 2;
`– figure 6 is a block diagram of another part of the pe-
`ripheral unit of figure 2; and
`– figure 7 represents, by time matching, the diagrams of
`signals present at various points of the installation represented in
`figures 2 to 6.
`The data collection installation represented in figure 1
`comprises a central unit 1 and a plurality of peripheral units 2
`that are all connected to the central unit 1 by the same two-wire
`bus 3a, 3b to which said peripheral units 2 are connected in
`loops.
`
`
`
`
` 5
`
`
`
`
`
`
`
`10
`
`
`
`
`15
`
`
`
`
`20
`
`
`
`
`25
`
`
`
`
`30
`
`
`
`
`35
`
`
`
`
`40
`
`
`
`
`45
`
`
`
`
`50
`
`
`
`
`
`2
`
`643 095
`
`
`CLAIMS
`1. Data collection installation, comprising:
`- a central unit (1) having a circuit (4, 5, 6, 7, 22) for fur-
`nishing an interrogation signal (U(t)) containing any address
`(A0…A7) chosen from among a set of addresses;
`- a plurality of peripheral units (2) each associated with a
`particular address (B0,…B7), each peripheral unit comprising a
`measurement sensor (20) with a digital output furnishing data
`information (D0,…D8), an address recognition circuit (14, 15,
`17 to 19) responding to said interrogation signal (U(t)) in order
`to react to the identity between said transmitted address
`(A0,…A7) and said particular address (B0,…B7) by emitting a
`control signal (LD), a circuit (16, 12) reacting to said control
`signal (LD) by furnishing a signal (I(t)) containing said data
`information (D0,…D8) located in said peripheral unit, and
`means of electrical supply for said peripheral unit (2); and
`- a link bus comprising a plurality of conductors (3a, 3b)
`for transmitting the interrogation signal (U(t)) to the peripheral
`units (2) and the data signal (I(t)) to the central unit (1), charac-
`terized in that said measurement sensor (20) is an oscillating
`quartz sensor utilizing a reference frequency, and in that said
`interrogation signal (U(t)) comprises at least a first and a second
`superimposed signal, the first signal being a DC voltage signal of
`constant amplitude (U1), and the second signal being a logic
`voltage signal containing the information of said any address
`(A0,…A7), said second signal being a periodic signal of fixed
`frequency equal to said reference freq