DECLARATION OF JOHN E. DAWSON
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`I, John E. Dawson,pursuant to 28 U.S.C. § 1746, hereby declare as follows:
`
`1.
`
`2.
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`I am a freelance translator for TransPerfect, Inc.
`
`I submit this declaration to certify the accuracy, to the best of my knowledge and
`
`ability, of the English translation of CH 643 095 AS.
`
`3.
`
`Mystatements are based on personal knowledge and my review of CH 643 095
`
`AS and its French into English translation. If called as a witness about the facts contained in
`
`these statements, I could testify competently based on such personal knowledge and the
`
`investigation I have conducted.
`
`Attached as Exhibit A is a true and accurate copy of CH 643 095 AS.
`
`Attached as Exhibit B is a true and accurate copy of an English translation CH
`
`4.
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`5.
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`643 095 AS.
`
`6.
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`CH 643 095 AS Translation is a true and accurate translation of CH 643 095 A5
`
`from French into English, to the best of my knowledgeandability.
`
`7.
`
`All statements made herein of my own knowledgearetrue, andall statements
`
`made on information and belief are believed to be true. Further, I am aware that these statements
`
`are made with the knowledge that willful false statements and the like so made are punishable by
`
`fine or imprisonment, or both, under 18 U.S.C. § 1001.
`
`I declare underpenalty ofperjury that
`
`the foregoingis true and correct.
`
`8.
`
`I also understand that by submitting this declaration I may be asked to appear for
`
`a deposition asking me questionslimited to the material in my declaration. With my signature
`
`below, I agree to make reasonable efforts to make myself available for such a deposition at a
`
`reasonable place and time of my choosing.
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`1
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`CISCO 1034
`Cisco v. ChriMar
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`1
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`CISCO 1034
`Cisco v. ChriMar
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`I declare underpenalty ofperjury that the foregoing is true and correct to the best
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`of my knowledge. Executed on 16 May2018 at Saint Louis, Missouri.
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`John E. Dawson
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`CISCO 1034
`Cisco v. ChriMar
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`CISCO 1034
`Cisco v. ChriMar
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`Exhibit A
`Exhibit A
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`CISCO 1034
`Cisco v. ChriMar
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`CISCO 1034
`Cisco v. ChriMar
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`CH643095A5
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` | ri
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`CONFEDERATION SUISSE
`OFFICE FEDERAL DE LA PROPRIETE INTELLECTUELLE
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`()) Int. Cl3: H04L
`H04L
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`5/02
`11/14
`
`Brevet d’invention délivré pour la Suisse et le Liechtenstein
`Traité sur les brevets, du 22 décembre 1978, entre la Suisse et le Liechtenstein
`
`@ FASCICULE DU BREVETas
`
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`@i) Numéro dela demande: 4604/81
`
`@) Date de dépét:
`
`14.07.1981
`
`Brevet délivréle:
`
`15.05.1984
`
`Fascicule du brevet
`publié le:
`
`15.05.1984
`
`4 Installation de collecte de données.
`
`6?) L’installation comprend une unité centrale (1) qui
`envoie aux unités périphériques (2) un signal @’inter-
`rogation (U(t)) formé d’au moins deux signaux detension
`électrique superposés: un signal de tension continue
`@amplitude constante au moins égale 4 la tension nomi-
`nale d’alimentation des unités périphériques, et un signal
`de tension logique contenantl’information d’adresse.
`Un bus bi-filaire unique (3a, 3b) assure, a la fois, la
`transmission du signal d’interrogation (U(t)), celle d’un
`signal de données I(t) fourni par chacune des unités pé-
`riphériques vers Punité centrale, et celle de la tension
`@alimentation des unités périphériques, ces transmissions
`pouvant étre effectuées simultanément,
`Cette installation peut servir 41a collecte de données
`relatives 4 la température en divers endroits d’un bati-
`ment, pourla gestion de ces données.
`
`@
`
`643 095
`
`@ Titulaire(s):
`Institut de Microtechnique de |’Université de
`Neuchatel, Neuchatel 7
`
`@ Inventeur(s):
`Nicolas Peguiron, Boudry
`
`Mandataire:
`Société Générale de I’Horlogerie Suisse SA.
`ASUAG,Biel/Bienne
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`f
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`la Lf)
`ig
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`tb
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`3b
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`Uy
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`2
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`2
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`CISCO 1034
`Cisco v. ChriMar
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`CISCO 1034
`Cisco v. ChriMar
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`50
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`signal contenantlesdites données, depuis une unité périphéri-
`REVENDICATIONS
`que jusqu’a ’unité centrale, et des moyenspourl’alimenta-
`1. Installation de collecte de données, comportant:
`tion électrique de ’unité centrale et de chacune des unités pé-
`—une unité centrale (1) ayant uncircuit(4,5, 6, 7,22) pour
`riphériques.
`fournir un signal d’interrogation (U(t)) contenant une adresse
`Le butde l’invention consiste 4 simplifier installation en
`quelconque (AO .
`. .A7) choisie parmi un ensemble d’a-
`utilisant les mémes moyenspourla transmission du signal
`dresses;
`d’interrogation et pour l’alimentation électrique de chaque
`— plusieurs unités périphériques(2) associées chacune a
`unité périphérique 4 partir de Punité centrale.
`une adresse particuliére (BO, .
`.
`. B7), chaque unité périphéri-
`Aceteffet, installation objet de |’invention présenteles
`que comprenantun capteur de mesure (20) a sortie numérique
`caractéres indiqués dans la revendication 1. Ainsile signal
`fournissant des informations de données (D0, .
`.
`. D8), un cir-
`d’interrogation est formé d’au moins deux signaux de tension
`cuit de reconnaissance d’adresses (14, 15, 17 4 19) répondant
`électrique superposés:l’un de ces signaux est un signalde ten-
`audit signal d’interrogation (U(t)) pourréagir 4 Pidentité en-
`sion continue d’amplitude constante au moinségaleala ten-
`tre ladite adresse émise (AO, .. . A7) et ladite adresse particu-
`sion nominaled’alimentation des unités périphériques;l'autre
`liére (BO, . .. B7) en émettant un signal de commande (LD),
`de ces signaux est un signal de tension logique contenantJ’in-
`un circuit (16, 12) réagissant audit signal de commande (LD)
`formation d’adresse.
`en fournissant un signal(I(t)) contenantlesdites informations
`Chaqueunité périphérique est équipée d’un circuit pour
`de données (DO,. .
`. D8) se trouvant dansladite unité péri-
`séparerlesdits signaux l’un de l’autre. La tension d’alimenta-
`phérique, et des moyensd’alimentation électrique de ladite
`tion de chaque unité périphériqueest extraite du signal de ten-
`unité périphérique (2); et
`sion continue d’amplitude constante; cette tension d’alimen-
`—un bus de liaison comprenantplusieurs conducteurs(3a,
`tation est appliquéesurles bornes d’alimentation deladite
`3b) pour transmettrele signal d’interrogation (U(t)) aux uni-
`unité périphérique, tandis que l’autre signal — le signal logique
`tés périphériques(2) et le signal de données(I(t)4 Punité cen-
`—est appliqué 4 l’entrée d’un circuit de reconnaissance d’a-
`trale (1), caractérisée en ce que ledit capteur de mesure (20) est
`dresses.
`un capteur quartz oscillant utilisant une fréquence de réfé-
`Selon un modederéalisation préféré, les données disponi-
`rence, en ce queledit signal d’interrogation (U() comprend
`bles dans chaque unité périphérique sont transmisesvers l’u-
`au moins un premier et un secondsignal superposés,le pre-
`nité centrale au moyen d’une modulation du courant circu-
`mier signal étant un signal de tension continue d’amplitude
`lant dans un bus uniquebi-filaire reliant Punité centrale aux
`constante (U1),et le secondsignalétant un signal de tension
`unités périphériqueset servant déja a véhiculerle signal d’in-
`logique contenantI’informationde ladite adresse quelconque
`terrogation. Chaqueunité périphérique posséde, d’unepart,
`(AO, . .. A7), ce secondsignal étant un signal périodique de
`un circuit pour générer un signal logique séquentiel contenant
`fréquencefixe égale a ladite fréquence de référence du capteur
`lesdites données,et, d’autre part des moyens répondant audit
`de mesure(20), et en ce que lesdits moyensd’alimentation
`signal logique séquentiel en branchantou en ne branchantpas
`électrique de chaque unité périphérique comprennentuncir-
`une résistance électrique entre les conducteurs du bus, selon
`cuit (11) pourextraire du signal d’interrogation (U(t)) une
`état dudit signal logique. La valeurdeladite résistance élec-
`tension continue (Va).
`triqueest choisie de telle sorte que chaque branchement de
`2. Installation selon la revendication 1, caractérisée en ce
`cette résistance entre les conducteurs du bus provoque une va-
`quele circuit fournissantle signal de données comprend un
`riation notable du courantcirculant dansce bus.
`circuit (16) répondantau signal de commande (LD)en four-
`Ainsi, grace 4 /’invention, un busbi-filaire uniquesert, 4
`nissant un signal logique séquentiel (SD) contenantladite in-
`lafois, a la transmission du signal d’interrogation,a celle du
`formation de données (D0, .
`.
`. D8), et un circuit (12) compre-
`signal de données, ainsi qu’dcelle de la tension d’alimentation
`nant une résistance électrique (13) et des moyens de commuta-
`des unités périphériques, ces trois transmissions pouvantétre
`tion (12a) réagissant audit signal logique séquentiel (SD) en
`effectuées simultanément. Ceci entraine unesimplification
`branchantou en ne branchantpas entre des conducteurs(3a,
`considérable de l’installation de collecte de données.
`3b) du busdeliaison,ladite résistance (13), et en ce que Punité
`Parailleurs, il est possible de réaliser des installation de
`centrale (1) comprend des moyens(8, 9) pour mesurerles va-
`collecte de données de facontrés économique enutilisantles
`riations du courant(I(t)circulant danslesdits conducteurs
`réseaux de branchementbi-filaire déja existants.
`(3a, 3b) du busdeliaison.
`Les caractéristiques et avantages de l’invention seront
`3. Installation selon l'une des revendications 1 et 2, carac-
`mieux compris 4 la lecture de la description qui va suivre d’un
`térisée en ce quele busdeliaison est constitué par deux con-
`exemple deréalisation, description faite en référence aux des-
`ducteurs (3a, 3b).
`sins annexés danslesquels:
`4, Installation selon l’une des revendications1 4 3, carac-
`—Jafigure | est un schémagénéral d’uneinstallation selon
`térisée en ce qu’uncircuit de redressement 4 deux alternances
`Pinvention;
`(10) est prévu a l’entrée de chaque unité périphérique (2).
`—Ja figure 2 est un schéma synoptique montrantles diffé-
`rents éléments fonctionnels de l’unité centrale et d’une unité
`Laprésente inventionconcerne uneinstallation decollecte *
`périphérique, selon un modederéalisation de l’invention;
`de données comportantune unité centrale pouvantinterroger
`— la figure 3 est un schéma montrant, avec plus de détails,
`Pune quelconquedeplusieurs unités périphériques. A cet ef-
`une partie de l’unité centrale représentée surla figure 2;
`fet, chaque unité périphérique posséde une adresse particu-
`—la figure 4 est un schémaducircuit électronique de la
`liére, et Punité centrale envoie a toutesles unités périphériques ,,
`partie restante de Punité centrale dela figure 2;
`un signal d’interrogation contenant une information d’a-
`—la figure 5 est un schémaélectrique d’une premiére partie
`dresse. L’unité périphérique dontl’adresse corresponda cette
`de Punité périphérique dela figure 2;
`information d’adresse réagit au signal d’interrogation en en-
`—la figure 6 est un schéma synoptique d’une autre partie
`voyant 4 son tour a l’unité centrale des données que cette
`de l’unité périphérique dela figure 2; et
`unité périphérique posséde,
`—la figure 7 représente, en correspondance temporelle,les
`Unetelle installation nécessite des moyenspour la trans-
`diagrammesde signaux présents en divers points de linstalla-
`mission du signald’interrogation depuis l’unité centrale vers
`tion représentée surles figures 2 a 6.
`Linstallation de collecte de données représentée sur la
`les unités périphériques, des moyens pourla transmission du
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`CISCO 1034
`Cisco v. ChriMar
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`5
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`CISCO 1034
`Cisco v. ChriMar
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`643 095
`—un circuit 15 élaborant, a partir dudit signal SAM’, d’une
`figure 1 comprend une unité centrale 1 et plusieurs unités péri-
`phériques 2 qui sonttoutesreliées 4 ’unité centrale 1aumoy-_part un signal d’horloge FI’ ayant une période égaleT,et,
`en d’un mémebusbi-filaire 3a, 3b sur lequel lesdites unités pé-
`_d’autre part, un signal logique DA prenant, 4 chaquepériode
`riphériques 2 sont branchées en anneaux.
`Pj du signal SAM’,la valeur0 ou la valeur1 selon que la durée
`Dansle sensallant de l’unité centrale | aux unités périphé-_ ,ti est égale a un quart respectivementtrois quarts de T.
`riques2,le bus 3a, 3b transmetla tension d’alimentation des-|Commecela sera expliqué plusloin, le signal DA comporte
`dites unités périphériques, une fréquencefixe Fl, et uneinfor-
`unesérie de bits correspondanta information d’adresse émi-
`mation constituée par l’adresse de Punité périphérique 2 qui
`se par Punité centrale 1.
`doit étre interrogée.
`A ceteffet, 'unité centrale 1 est congue pour produireen- ,9|Chaque unité périphérique 2 comprenden outre uncircuit
`
`tre ses bornesdesortie 1a, 1b un signal de tension U(t)dontle
`de reconnaissance d’adresse pour comparerl’adresse conte-
`
`
`diagrammeest représentésurla figure 1a.Comme on peutle—_nue dansle signal DA avec l’adresse propre BO, . . . B7 de la-
`voir sur cettefigure, le signal U(t) est formé d’une succession
`_dite unité périphérique, et pour réagir 4 une coincidence entre
`de périodes P1, P2, Pi. . ., de durées égales 4 T, a Pintérieur
`lesdites adresses en provoquantl’émisison, parun circuit de
`de chacune desquellesle signal U(t) prend successivement des 15 mémoire 4 verrou 16, du signal SD qui contientunesérie de
`valeurs fixes U2 et U1. Si on désignepartile temps pendant
`bits correspondantaux donnéesse trouvant dans l’unité péri-
`lequelle signal U(t) est égal a U2 durantla période Pi, on note—_phérique2.
`sur la figure 1a queti peut prendre seulementdeux valeurs
`Comme onpeutle voirsurles figures2 et 6, le circuit de
`discrétes: respectivement un quartet trois quartsdeT.Silon—reconnaissance d’adresse comprend:
`associe une valeur logique binaire «0» ou «l» a chacune de ces 2+—unconvertisseursérie-paralléle 17 recevant sur une en-
`deux valeurs différentesde ti, on concoit que le signal U(t)
`trée 17a le signal DA,
`peut représenter unesérie debits.
`—une mémoire4 sorties paralléles 18 forunissant en per-
`
`La valeurdetensionla plus faible U1 est choisieau moins—_manence,sursept desessorties, les bits BO, . . . B7 correspon-
`
`égale 4 la valeur nominale V,de la tension d’alimentationdes
`dant 4 l’adresse propre de Punité périphérique 2, et
`unités périphériques 2.
`25 —uncomparateur 19 comparantdeux 4 deux chaquebit
`Commecela sera expliqué plus loin, chaque unité périphé- QI, ... Q12 dusignal DA avecla série de bits suivants:
`rique 2 réagit a la réception d’un signal U(t) contenant unein-
`_0,,0,B0,. .
`. B7, Bp,1, délivrés sous forme paralléle par la mé-
`formation correspondant a son adresse propre, en provo-
`moire 18.
`quant une modulation du courantI(t) circulantsur les con-
`Lorsqu’il y a coincidenceentre chaquebit Qietle bit cor-
`ducteurs 3a, 3b du bus, cette modulation de courant permet-
`30 respondantdela série debits délivrés sous formeparalléle par
`tantla transmission des données que possédeladite unité péri-
`1a mémoire 18, le comparateur 19 émet unsignal de charge-
`phérique.
`ment LD qui est appliqué sur l’entrée de chargement 16a du
`Selon l’exemple représenté surla figure 2, ’unitécentrale—_circuit 16. Ce derniercircuit regoit en permanence sur huit de”
`1 comprend:
`ses entrées 16, 4 169, un bit respectifD1;..D8 fourni par un
`~un micro-processeur 4 pouvant fournir.parson busde
`35 capteur 20 a sortie numérique de mesure d’un paramétre quel-
`données 4a(figure 3) les bits d’adresse AO, ... A7, d'une
`conque, par exemple un capteur de température. Sur une pre-
`unité périphérique particuliére devantétre interrogée,
`miére entrée 16,,le circuit 16 regoit le signal logique 1, tandis
`—un circuit convertisseur paralléle-série 5, réagissant aux
`que sur ses deux derniéres entrées 16,; et 162, ce circuit 16 re-
`signaux représentantles bits d’adresse AO,...A7,ainsiqu’a
`_oit le signal logique 0. Enfin sur une dixiéme entrée 16,9,le
`unsignal d’écriture WR,en produisantun signal SA conte-
`40 circuit 16 regoit un bit de parite Dp élaboré par un circuit
`nantla séquence desbits d’adresse AO,...A7,associéeades
` connuensoi21,4 partir des bits D1 .
`. .D8 recus de fagon
`bits de protocole,
`paralléle par ce circuit 21.
`—uncircuit logique 6 transformantle signal SA en unsi-
`Selon l’exemple représenté surla figure 3, circuit 4 est un
`gnal logique SAM ayantla forme d’unsignal analogue au si-—_micro-processeur commercialisé par la société INTEL sousle
`gnal U(t) mais dans lequel Ulest égal 40,
`45 numéro de référence 8085etle circuit convertisseur paralléle-
`—un circuit 7 fournissant, 4 partir du signal SAM,le si-
`série 5 est un circuit commercialisé par cette méme société
`gnal U(t) ne pouvantprendre que deuxvaleurs réglées préci-—sous le numéro 8251.
`sémentsurles valeurs U2 et UI, et
`L’unité centrale 1 est, en outre, munie d’un circuit 22 four-
`—uncircuit 8 branché parses entrées 8a, 8b aux bornes
`nissant un signal d’horloge F1 identique au signal Fl’ décrit
`d’unerésistance 9 parcourueparle courantI(t) circulant le—_5° ci-dessus, et un deuxiemesignal d’horloge, de fréquence dou-
`long des conducteurs3a, 3b du bus. Le circuit 8 répond a la
`ble, FO. Le circuit 22 comprend(figure 3) un générateur de
`tension existant aux bornesdela résistance 9 enfournissant,
`fréquence,tel qu’unoscillateur, 22a fournissantle signal FO,
`sursa sortie 8c, un signal logique SD, contenantsous forme
`et un diviseur par 2, 22b fournissantle signal F1 4 partir du si-
`séquentielle les bits de données fournies par Punité périphéri-
`_—_gnal FO.
`que 2 interrogée.
` Lecircuit 6 comprend(figure 3) une premiére porte NON-
`Chaque unité périphérique 2 comprend:
`-ET 6a ayant deux entrées recevantrespectivementles signaux
`-un pont de GRAETZ10(figure 5) ayant deux entrées
`FO et F1, une deuxiéme porte NON-ET 6b ayant deux entrées
`10a, 10b reliées aux entrées 2a resp. 2b de Punité périphérique —_recevant respectivementle signal F0 et le signal SA,unetroi-
`2,
`siéme porte NON-ET6c ayant deuxentrées recevantrespecti-
`— uncircuit 11 (figure 5) extrayantla tension d’alimenta- 6 vementle signal SAet le signal F1. La sortie de la porte
`tion Va de Punité périphérique2, de la tension présente entre|NON-ET6aestreli¢e a deux bornes RxC et TxC du circuit 5.
`les bornes de sortie 10c, 10d du pont de GREATZ10, Une porte ET 6datrois entrées reliées chacune4 lasortie
`
`~uncircuit 12 (figure 5) réagissant 4 un signal logiqueSD —_d’une porte NON-ET6a,6b,6c respective. La sortie dela
`en branchantouen ne branchantpasentre les bornes 2a et 2b,_porte ET 6d constitue Jasortie du circuit 6, sur laquelle est
`unerésistanceélectrique 13, selon l’état dudit signal SD,
`65 présentle signal SAM. a
`—uncircuit 14 transformantle signal de tension U(1) pré-
`Commeonpeutle voir surJa figure 4,le circuit 7 com-
`sent entre les bornes 2a et 2b en un signal SAM’ de formeiden-
`_prend un premiertransistor NPN 7b dontla base est reliée,
`tique au signal SAM décrit ci-dessus,
`via une résistance 7x, a 1a borne d’entrée 7a du circuit 7, une
`
`55
`
`6
`
`CISCO 1034
`Cisco v. ChriMar
`
`6
`
`CISCO 1034
`Cisco v. ChriMar
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`643 095
`
`5
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`10
`
`Le circuit 15 comprend en outre un monostable 15b dont I’en-
`premiére diode Zener 7c de tension nominale U1 qui est bran-
`trée B recoit le signal SAM,et dontla sortie Q estreliée a l’en-
`chée en série avec une résistance 7d entre une borne d’alimen-
`trée d’horloge CL de la bascule 15a. Le monostable 15b a une
`tation + V et le collecteur du transistor 7b, une deuxiéme
`diode Zener 7e de tension nominale U2, qui est branchée en-
`constante de temps égale 4 T/2.
` Ainsi, le circuit 15 extrait du signal SAM,le signal F1’ pré-
`tre une masse GRDetla base d’un deuxiémetransistor 7f. La
`sent a la sortie Q du monostable 15b,le signal d’horloge com-
`borne la estreliée a l’émetteur du transistor 7f tandis que la
`plémentaire F1 présent4 la sortie Q du monostable 15b,ainsi
`borne 1b est reliée A la masse GRD et 4 l’émetteur du premier
`que un signal DA identique au signal SA contenantles infor-
`transistor 7b. Enfin, le collecteur du secondtransistor7f est
`mations d’adresses émises par le circuit 5 de l’unité centrale.
`relié, via la résistance 9, 41a borne d’alimentation + V.
` Laséquence d’adresse «0», AO, ...A7, Ap, «1», «1»est
`Selon l’exemple représenté sur la figure4,le circuit 8 com-
`appliquée au rythme de F1 sur Pentrée 17a du convertisseur
`prend un amplificateur différentiel 8d branché parses entrées
`série-paralléle 17, Lorsquele bit de deémarrage, qui est dans
`8a et 8b entre les bornes dela résistance 9, un circuit 8e pour
`cet exemplele bit «0», arrive en douziéme position du circuit
`supprimerla composante continuedusignal fourni par ’'am-
`17, ce dernier est automatiquement remis 4 zéro par une bas-
`plificateur 8d et pourredresserce signal, et un circuit compa-
`1s cule D,23, afin d’étre prét 4 recevoir la sequence d’adresse
`rateur 8fpour mettre sous forme binaire le signal fourni par le
`suivante. L’entrée D de Ia bascule23estreliée a la sortie de
`circuit 8e.
`rang 12, Q12 du circuit 17; la sortie Q de cette basculeestre-
`Selon Ja figure 5, le circuit 11 comprend une didde Zener
`11a de tension nominale VA, branchée en série avec unerésis-
`liée a l’entrée de remise a zéro 17b du circuit 17, et l’entrée
`@horloge CL dela bascule 23 regoitle signal Fl émisparla
`tance 11b, entre les bornes 10c, 10d du pont de GRAETZ 10.
`20 sortie Q du monostable 15b.
`Le circuit 12 comprend untransistor 12a dont la base est
`Si, juste avant cette opération de remise 4 zéro du circuit
`reliée ala borne de commande 12b du circuit 12, borne de
`17, il y a concordanceentre le contenu du message d’adresses
`commanderecevantle signal SD fourniparle circuit 16. Le
`trajet émetteur-collecteur du transistor 12a est branché ensé-
`DAetle message d’adresse pré-programmé dans la mémoire
`18, un signal de chargement LDest émis par le comparateur
`rie avec la résistance 13 entre la masse GRD etla borne 10c du
`25 19 et ilest appliquésur l’entrée de chargement16a du circuit
`pont de GRAETZ 10.
`convertisseur paralléle-série 16. Ce circuit 16 répond au signal
`Le circuit 14 comprend une diode Zener 14a de tension
`LD en admettant, par ses entrées paralléles, un message de
`nominaleégale 4 1/2 (U1 + U2-Va), branchées en série avec
`données constitué par une suite de données Dy, .
`. . Ds présen-
`une résistance 14b, entre les bornes 10c et 10d. Une bascule de
`SCHMITT 14c estreliée par son entrée, au point de jonction
`tes sur les bornesde sortie du capteur 20. Le convertisseur
`30 paralléle-série 16 émet sur sa sortie 16b, au rythmede la fré-
`14d entrela résistance 14b et la diode 14a.
`quencedu signal @horloge F1, unesérie de bits formée dela
`Le fonctionnementde l’installation de collecte de données
`série de bits de données D1, .
`.
`. D8, précédée d’unbit de dé-
`représenté surles dessins est le suivant:
`Lorsque le micro-processeur4 veut interroger une unité
`marrage qui, dans l’exemple représenté,estle bit «1», et suivie
`périphérique particuliére 2,il transmet au circuit 5 Padresse
`d’un bit de parité Bp fourniparle circuit 21 et de deux bits
`AO, ... A7decette unité périphérique par P'intermédiaire du
`35 d’arrét qui, dansl’exemple représenté, sontles bits «0». Ce
`bus de données 4a,et il applique en outre surle circuit 5 un si-
`message de donnéesconstituele signal SD.
`Ce signal SD est utilisé pour moduler le courant I(t) circu-
`gnal d’écriture WR.
`lant sur les conducteurs 3a, 3b du bus unique. Cette modula-
`Le circuit 5 transforme les données d’adresses AO, ... A7
`recuesen paralléle, en un signal logique séquentiel constitué
`tion est effectuée parle circuit 12 en synchronismeavecla fré-
`parla série des bits d’adresse AO, .
`.
`. A7, précédées d'un bit
`40 quence du signal d’horloge F1, de la fagon suivante: selon que
`de démarrage(en anglais «start bit») et suivie d’un bit de pa-
`le signal SD est a Pétat «O» ou «1»,le transistor 12aest,res-
`rité Ap et de deuxbits d’arrét (stop bits). Cette succession de
`pectivement, a l’état bloqué ou a P’état passant, ce quise tra-
`bits, qui constitue le signal SA dont le diagrammeest repré-
`duit par le non-branchementrespectivementle branchement
`senté surla figure 7, est émise a la fréquence du signal d”hor-
`de la résistance 13 entre les bornes 10c et 10d. Chaque bran-
`45 chementdela résistance 13 entre lesdites bornes 10c et 10d en-
`loge F1 produitparle circuit 22 de Punité centrale 1.
`Lesignal SA est transmis au circuit 6 que l’on peut appeler
`traine une augmentation du courantI(t).
`«modulateur de rapport cyclique». Le circuit 6 produit, a par-
`Les variations du courant I(t) sont détectées parle circuit
`tir du signal SA, le signal SAM dela facon suivante: pour
`8 qui fournit sur sa sortie 8c un signal logique SD’ identique
`chaque période Pi dusignal d’horloge F1le signal SAM
`au signal SD fourni parle circuit 16.
`prend la valeur «1» pendant une duréeti égale a 1/4.0u3/4de 50
`Commele montrela figure 3, le signal SD’ est appliqué sur
`la borne RxD du circuit 5, Ce dernier circuit débarrassele si-
`T selon que SAest a l’état 0 ou 1, respectivement.
`Le signal SAMsert a piloterle circuit 7 que l’on peut ap-
`gnal SD du protocole constitué parle bit de démarrage,le bit
`peler «source de tension commandée». Ce circuit 7 associe les
`de parité etles bits d’arrét, et il est capable de transmettre au
`tensions fixes Ul et U2 aux «0»et «1» logiques, respective-
`micro-processeur4, sous formeparalléle, la série de bits de
`55 données D1, .. . D8, extraits du signal SD’, lorsqueledit cir-
`ment, du signal SAM.
`Chaqueunité périphérique 2 peut étre branchéeindiffé-
`cuit 5 regoit un signal de lecture R émis par ce méme micro-
`remment dans un sens ou dansI’autre, entre les conducteurs
`processeur 4.
`3a, 3b du bus unique. Cette indifférence de sens de branche-
`Linstallation qui vient d’étre décrite peut notammentétre
`utilisée dans une installation de gestion des données fournies
`mentest obtenueparle pont de GRAETZ 10.
`Le circuit 11 extrait du signal U(t) la tension Va nécessaire ® parplusieurs capteurs de température a signal de sortie numé-
`a l’alimentation électrique de l’unité périphérique 2.
`rique, ces capteurs étant, par exemple, placés en divers en-
`Chaque unité périphérique 2 extrait également la compo-
`droits d’un batiment d’habitation. Ces capteurs de tempéra-
`sante logique du signal composite U(t) grace aux circuits 14 et
`ture utilisent pour leur fonctionnement une fréquencefixe de
`15.
`référence qui est précisément la fréquence F1 transmise par
`65 Punité centrale 1 4 chaque unité périphérique 2, au moyen du
`signal d’interrogation U(t). Ces capteurs de température sont
`des capteurs 4 quartz oscillant.
`
`Commeonpeutle voir surla figure6, le circuit 15 com-
`prend une bascule D, 15a dont l’entrée D regoitle signal
`SAM,et dontla sortie Q estreliéea entrée 17adu circuit 17.
`Cc
`
`6 feuilies dessins
`
`7
`
`CISCO 1034
`Cisco v. ChriMar
`
`7
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6feuilles No.1
`
`f a7 3aCe r
`
`U/t)
`
`2
`
`2
`
`2
`
`Fig. 4
`
`l2
`
`|
`
`Li
`
`éf
`
`|
`
`O/>
`ly
`
`|
`
`T
`
`T
`
`T
`
`T
`
`THT
`
`T
`
`
`
`
`
`p41 2 P3|Fa | Ps Fe|P7 £
`
`Fig.la
`
`8
`
`CISCO 1034
`Cisco v. ChriMar
`
`8
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6feuilles No.2
`
`poor aee re ee
`
`CISCO 1034
`Cisco v. ChriMar
`
`9
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuilles No.3
`
`
`
`10
`
`CISCO 1034
`Cisco v. ChriMar
`
`10
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`i
`
`643 095
`
`6 feuilles No.4 |
`
`|
`beeeT
`
`f27 |},
`
`CISCO 1034
`Cisco v. ChriMar
`
`11
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuilles No.5
`
`SS
`
`|
`
`6a
`
`IboO
`
`Pp
`
` i
`Zt
`
`Dy D3
`
`Dz Dg
`
`ZO
`
`Fig.6
`
`12
`
`CISCO 1034
`Cisco v. ChriMar
`
`12
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6feuilles No.6
`
`4
`
`SA iep
`
`PAGAL Ag A3 Ay As Ag A Ap Wg Mt ig
`SAM, ULIUWULLLLL
`
`
`
`4
`
`up
`Lh
`ty 9---—-—- TTSTa
`
`Ay 4UUULLLe
`)
`|
`PA 4,
`? Ag 4, Ag 43 4, As 96 Az Ap 1""1"
`£Doo
`
`/
`
`SD 5
`
`——
`
`Fig.7
`
`'s
`
`CISCO 1034
`Cisco v. ChriMar
`
`13
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`
`
`
`
`
`
`
`
`Exhibit B
`Exhibit B
`
`14
`
`CISCO 1034
`Cisco v. ChriMar
`
`14
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`5/02
`11/14
`
`643 095
`
`(51) Int. Cl.3: H 04 L
`
`
`H 04 L
`
`
`
`
`
`
`(11)
`
`
`
`
`
`
`
`
`(19) [logo] SWISS CONFEDERATION
`
`
`FEDERAL INTELLECTUAL PROPERTY OFFICE
`
`
`
`Invention patent issued for Switzerland and Lichtenstein
`Patent treaty of December 22, 1978 between Switzerland and Lichtenstein
`
`
`(12) PATENT SPECIFICATION A5
`
`CH 643 095 A5
`
`
`
`
`(73) Patentee(s):
`Institut de Microtechnique de l’Université de Neuchâtel,
`Neuchâtel 7
`
`
`
`
`(72) Inventor(s):
`
`Nicolas Peguiron, Boudry
`
`
`
`
`(74) Attorney:
`Société Générale de l’Horlogerie Suisse SA.
`ASUAG, Biel/Bienne
`
`
`
`
`
`
`
`
`(21) Application number:
`
`
`
`
`(22) Filing date:
`
`
`
`(24) Patent issued on:
`
`
`
`(45) Patent specification
`
`published on:
`
`
`4604/81
`
`07/14/1981
`
`05/15/1984
`
`05/15/1984
`
`
`
`(54) Data collection installation.
`
`(57) The installation comprises a central unit (1) that
`sends to the peripheral units (2) an interrogation signal
`(U(t)) formed from at least two superimposed electrical
`voltage signals: one DC voltage signal of constant am-
`plitude at least equal to the nominal supply voltage of
`the peripheral units, and one logic voltage signal con-
`taining address information.
`
`A single two-wire bus (3a, 3b) provides at the
`same time the transmission of the interrogation signal
`(U(t)), a data signal I(t) furnished by each of the pe-
`ripheral units to the central unit, and supply voltage of
`the peripheral units, said transmissions being able to be
`performed simultaneously.
`
`This installation can be used for the collection of
`data related to temperature at various locations in a
`building, for management of such data.
`
`
`
`
`
`
`
`15
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`The purpose of the invention consists in simplifying the
`installation by using the same means for transmission of the in-
`terrogation signal and for the electrical supply of each peripheral
`unit from the central unit.
`To that end, the installation according to the invention
`has the characteristics indicated in claim 1. Thus, the interroga-
`tion signal is formed from at least two superimposed electrical
`voltage signals: one of said signals is a DC voltage signal of
`constant amplitude at least equal to the nominal supply voltage
`of the peripheral units; the other of said signals is a logic voltage
`signal containing the address information.
`Each peripheral unit is equipped with a circuit for sepa-
`rating said signals from each other. The supply voltage of each
`peripheral unit is extracted from the DC voltage signal of con-
`stant amplitude; said supply voltage is applied to the supply ter-
`minals of said peripheral unit, while the other signal – the logic
`signal – is applied to the input of an address recognition circuit.
`According to a preferred embodiment, the data available
`in each peripheral unit are transmitted to the central unit by
`means of a modulation of the current circulating in a single two-
`wire bus connecting the central unit to the peripheral units and
`used to carry the interrogation signal. Each peripheral unit has,
`on the one hand, a circuit for generating a sequential logic signal
`containing said data, and on the other hand, means of responding
`to said sequential logic signal by connecting or not connecting
`an electrical resistor between the conductors of the bus, depend-
`ing on the state of said logic signal. The value of said electrical
`resistor is selected in such a way that each connection of said
`resistor between the conductors of the bus causes a significant
`variation of the current circulating in said bus.
`Thus, as a result of the invention, a single two-wire bus is
`used for the transmission at the same time of the interrogation
`signal, the data signal, as well as the supply voltage of the pe-
`ripheral units, said three transmissions being able to be per-
`formed simultaneously. This results in a considerable simplifica-
`tion of the data collection installation.
`Moreover, it is possible to achieve the data collection in-
`stallation very economically by using already existing two-wire
`connection networks.
`The characteristics and advantages of the invention will
`be better understood from the following description of an em-
`bodiment, with reference to the appended drawings in which:
`– figure 1 is a general diagram of an installation accord-
`ing to the invention;
`– figure 2 is a block diagram showing the different func-
`tional elements of the central unit and of one peripheral unit,
`according to one embodiment of the invention;
`– figure 3 is a diagram showing in more detail one part of
`the central unit represented in figure 2;
`– figure 4 is a diagram of the electronic circuit of the re-
`maining part of the central unit of figure 2;
`– figure 5 is an electrical diagram of a first part of the pe-
`ripheral unit of figure 2;
`– figure 6 is a block diagram of another part of the pe-
`ripheral unit of figure 2; and
`– figure 7 represents, by time matching, the diagrams of
`signals present at various points of the installation represented in
`figures 2 to 6.
`The data collection installation represented in figure 1
`comprises a central unit 1