DECLARATION OF JOHN E. DAWSON
`
`I, John E. Dawson, pursuant to 28 U.S.C. § 1746, hereby declare as follows:
`
`1.
`
`2.
`
`I am a freelance translator for TransPerfect, Inc.
`
`I submit this declaration to certify the accuracy, to the best of my knowledge and
`
`ability, of the English translation of CH 643 095 A5.
`
`3.
`
`My statements are based on personal knowledge and my review of CH 643 095
`
`A5 and its French into English translation. If called as a witness about the facts contained in
`
`these statements, I could testify competently based on such personal knowledge and the
`
`investigation I have conducted.
`
`4.
`
`5.
`
`643 095 A5.
`
`Attached as Exhibit A is a true and accurate copy of CH 643 095 A5.
`
`Attached as Exhibit B is a true and accurate copy of an English translation CH
`
`6.
`
`CH 643 095 A5 Translation is a true and accurate translation of CH 643 095 A5
`
`from French into English, to the best of my knowledge and ability.
`
`7.
`
`All statements made herein of my own knowledge are true, and all statements
`
`made on information and belief are believed to be true. Further, I am aware that these statements
`
`are made with the knowledge that willful false statements and the like so made are punishable by
`
`fine or imprisonment, or both, under 18 U.S.C. § 1001.
`
`I declare under penalty of perjury that
`
`the foregoing is true and correct.
`
`8.
`
`I also understand that by submitting this declaration I may be asked to appear for
`
`a deposition asking me questions limited to the material in my declaration. With my signature
`
`below, I agree to make reasonable efforts to make myself available for such a deposition at a
`
`reasonable place and time of my choosing.
`
`1
`
`CISCO 1034
`Cisco v. ChriMar
`
`1
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`$$$
`
`I declare under penalty of perjury that the foregoing is true and correct to the best
`
`ot‘my knowledge. Executed on 16 May 2018 at Saint Louis. Missouri.
`
`
`John ii. Dawson
`
`2
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`CISCO 1034
`Cisco v. ChriMar
`
`2
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`CISCO 1034
`Cisco v. ChriMar
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`

`

`
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`
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`
`
`
`Exhibit A
`
`Exhibit A
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`3
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`CISCO 1034
`Cisco v. ChriMar
`
`3
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`CISCO 1034
`Cisco v. ChriMar
`
`

`

` 11111111111111
`
`II
`
`'
`CONFEDERATION SUISSE
`OFFICE FEDERAL DE LA PROPRIETE INTELLECTUELLE
`
`@ Int. Cl}: H04L
`H04L
`
`5/02
`11/14
`
`Brevet d’invention délivré pour la Suisse et le Liechtenstein
`Traite sur les brevets, du 22 décembre 1978, entre la Suisse et le Liechtenstein
`
`@ FASCICULE DU BREVET A5
`
`@
`
`643 095
`
`CH643095AS
`
`@ Numéro de la demande: 4604/81
`
`@ Date de dépét:
`
`14.07.1981
`
`Brevet délivré le:
`
`15.05.1984
`
`Fascicule du brevet
`publié le:
`
`15.05.1984
`
`@ Installation de collecte de données.
`
`@ L’installation comprend une unité centrale (l) qui
`envoie aux unités périphériques (2) un signal d’inter-
`rogation (U(t)) formé d’au moins deux signaux de tension
`électrique superposés: un signal de tension continue
`d’amplitude constante au moins égale a la tension nomi-
`
`nale d’alimentation des unités périphériques, et un signal
`de tension logique contenant l’information d’adresse.
`Un bus bi-filaire unique (3a, 3b) assure, a la fois,1a
`transmission du signal d’interrogation (U(t)), celle d’un
`signal de données I(t) fourni par chacune des unites pé-
`riphén’ques vers l’unité centrale, et celle de la tension
`d’alimentation des unités périphéiiques, ces transmissions
`pouvant étre effectuées simultanément.
`Cette installation peut servir a la collecte de données
`relatives 21 la temperature en divers endroits d’un bati-
`ment, pour la gestion de ces données.
`
`® Titulaire(s):
`Institut de Microtechnique de l’Université de
`Neuchatel, Neuchatel 7
`
`® Inventeur(s):
`Nicolas Peguiron, Boudry
`
`Mandataire:
`
`Société Générale de l’Horlogerie Suisse SA.
`ASUAG, Biel/Bienne
`
`
`
`I
`
`[81
`
`3a
`
`,5
`
`31,
`
`a”)
`
`2
`
`
`
`4
`
`CISCO 1034
`Cisco v. ChriMar
`
`4
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`
`2
`
`REVENDICATIONS
`
`1. Installation de collecte de données, comportant:
`— une unité centrale (1) ayant un circuit (4, 5, 6, 7, 22) pour
`fournir un signal d’interrogation (U(t)) contenant une adresse
`quelconque (A0 .
`. .A7) choisie parmi un ensemble d’a—
`dresses;
`— plusieurs unités périphériques (2) associées chacune a
`une adresse particuliére (B0, .
`.
`. B7), chaque unité périphéri-
`que comprenant un capteur de mesure (20) a sortie numérique
`fournissant des informations de données (D0, .
`.
`. D8), un cir-
`cuit de reconnaissance d’adresses (14, 15, 17 a 19) répondant
`audit signal d’interrogation (U(t)) pour réagir a l’identité en-
`tre ladite adresse émise (A0, .
`.
`. A7) et ladite adresse particu-
`liére (B0, .
`. . B7) en émettant un signal de commande (LD),
`un circuit (16, 12) réagissant audit signal de commande (LD)
`en fournissant un signal (I(t)) contenant lesdites informations
`de données (D0, .
`.
`. D8) se trouvant dans ladite unite peri-
`phérique, et des moyens d’alimentation électrique de ladite
`unité périphérique (2); et
`— un bus de liaison comprcnant plusieurs conducteurs (3a,
`3b) pour transmettre 1e signal d’interrogation (U(t)) aux uni-
`tés périphériques (2) et le signal de données (I(t)) a l’unité cen-
`trale (1), caractérisée en ce que ledit capteur de mesure (20) est
`un capteur quartz oscillant utilisant une fréquence de réfé-
`rence, en ce que ledit signal d’interrogation (U(t)) comprend
`au moins un premier et un second signal superposés, 1e pre—
`mier signal étant un signal de tension continue d’amplitude
`constante (U1), et le second signal étant un signal de tension
`logique contenant l’information dc ladite adresse quelconque
`(A0, .
`.
`. A7), ce second signal étant un signal périodique de
`fréquence fixe égale a ladite fréquence de reference du capteur
`de mesure (20), et en ce que lesdits moyens d’alimentation
`électrique de chaque unité périphérique comprennent un cir-
`cuit (1 1) pour extraire du signal d’interrogation (U(t)) une
`tension continue (Va).
`2. Installation selon la revendication 1, caractérisée en ce
`que le circuit fournissant 1e signal de données comprend un
`circuit (16) répondant au signal de commande (LD) en four-
`nissant un signal logique séquentiel (SD) contenant ladite in-
`formation de données (DO, .
`.
`. D8), et un circuit (12) compre-
`nant une resistance électrique (13) et des moyens de commuta-
`tion (12a) réagissant audit signal logique séquentiel (SD) en
`branchant en en ne branchant pas entre des conducteurs (3a,
`3b) du bus de liaison, ladite resistance (1 3), et en ce que l’unité
`centrale (l) comprend des moyens (8, 9) pour mesurer les va-
`riations du courant (I(t)) circulant dans lesdits conducteurs
`(3a, 3b) du bus de liaison.
`3. Installation selon l’une des revendications 1 et 2, carac-
`térisée en ce que le bus de liaison est constitué par deux con-
`ducteurs (3a, 3b).
`4. Installation selon l’une des revendications l a 3, carac-
`térisée en ce qu’un circuit de redressement a deux alternances
`(10) est prévu a l’entrée de chaque unité périphérique (2).
`
`La présente invention concerne une installation dc collecte
`de données comportant une unite centrale pouvant interroger
`l’une quelconque de plusieurs unites périphériques. A cet ef-
`fet, chaque unite périphérique posséde une adresse particu-
`liére, et l’unité centrale envoie a toutes les unités périphériques
`un signal d’interrogation contenant une information d’a—
`dresse. L’unité périphérique dont l’adresse correspond a cette
`information d’adresse réagit au signal d’interrogation en en-
`voyant a son tour a l’unité centrale des données que cette
`unité périphérique posséde.
`Une telle installation necessite des moyens pour la trans-
`mission du signald’interrogation depuis l’unité centrale vers
`les unites peripheriques, des moyens pour la transmission du
`
`5
`
`signal contenant lesdites données, depuis une unité peripheri-
`que jusqu’a l’unité centrale, et des moyens pour l’alimenta-
`tion électrique de l’unité centrale et de chacune des unites pé-
`riphériques.
`Le but de l’invention consiste a simplifier l’installation en
`utilisant les memes moyens pour la transmission du signal
`d’interrogation et pour l’alimentation électrique de chaque
`unite périphérique a partir de l’unité centrale.
`A cet effet, l’installation objet de l’invention présente les
`10 caractéres indiqués dans la revendication 1. Ainsi 1e signal
`d’interrogation est formé d’au moins deux signaux de tension
`électrique superposés: l’un de ces signaux est un signal de ten-
`sion continue d’amplitude constante au moins égale 9112; ten-
`sion nominale d’alimentation des unités périphériques; l’autre
`15 de ces signaux est un signal de tension logique contenant l’in—
`formation d’adresse.
`
`Chaque unite périphérique est équipée d’un circuit pour
`séparer lesdits signaux l’un de l’autre. La tension d’alimenta-
`tion de chaque unite périphérique est extraite du signal de ten-
`20 sion continue d’amplitude constante; cette tension d’alimen-
`tation est appliquée sur les bornes d’alimentation de ladite
`unité périphérique, tandis que l’autre signal — le signal logique
`— est applique a l’entrée d’un circuit de reconnaissance d’a—
`dresses.
`
`25
`
`Selon un mode de realisation préféré, les données disponi-
`bles dans chaque unité périphérique sont transmises vers l’u-
`nité centrale au moyen d’une modulation du courant circu-
`lant dans un bus unique bi—filaire reliant l’unité centrale aux
`unités périphériques et servant déja a véhiculer 1e signal d’in-
`30 terrogation. Chaque unité périphérique posséde, d’une part,
`un circuit pour générer un signal logique séquentiel contenant
`lesdites données, et, d’autre part des moyens répondant audit
`signal logique séquentiel en branchant ou en ne branchant pas
`une resistance électrique entre les conducteurs du bus, selon
`35 l’état dudit signal logique. La valeur de ladite resistance élec-
`trique est choisie de telle sorte que chaque branchement de
`cette resistance entre les conducteurs du bus provoque une va-
`riation notable du courant circulant dans ce bus.
`Ainsi, grace a l’invention, un bus bi-filaire unique sert, a
`401a fois, a la transmission du signal d’interrogation, a celle du
`signal de données, ainsi qu’a celle de la tension d’alimentation
`des unites périphériques, ces trois transmissions pouvant étre
`effectuées simultanément. Ceci entraine une simplification
`considerable de l’installation de collecte de données.
`Par ailleurs, il est possible de réaliser des installation de
`collecte de données de facon trés économique en utilisant les
`réseaux de branchement bi—filaire déja existants.
`Les caractéristiques et avantages de l’invention seront
`mieux compris a la lecture de la description qui va suivre d’un
`5° exemple de realisation, description faite en reference aux des-
`sins annexes dans lesquels:
`- la figure 1 est un schema général d’une installation selon
`l’invention;
`— la figure 2 est un schema synoptique montrant les diffe-
`55 rents éléments fonctionnels de l’unité centrale et d’une unite
`périphérique, selon un mode (16 realisation de l’invention;
`— la figure 3 est un schéma montrant, avec plus de details,
`une partie de l’unité centrale représentée sur la figure 2;
`~ la figure 4 est un schéma du circuit électronique de la
`6° partie restante de l’unité centrale de la figure 2;
`— 1a figure 5 est un schéma électrique d’une premiere partie
`de l’unité périphérique de la figure 2;
`— 1a figure 6 est un schema synoptique d’une autre partie
`de l’unité périphérique de la figure 2; et
`— la figure 7 représente, en correspondance temporelle, les
`diagrammes de signaux presents en divers points de l’installa-
`tion représentée sur les figures 2 a 6.
`L’installation de collecte de données représentée sur la
`
`65
`
`CISCO 1034
`Cisco v. ChriMar
`
`5
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`3
`
`643 095
`
`— un circuit 15 élaborant, a partir dudit signal SAM’, d’une
`part un signal d’horloge Fl’ ayant une période égale T, et,
`d’autre part, un signal logique DA prenant, a chaque période
`Pi du signal SAM’, la valeur 0 ou la valeur 1 selon que la durée
`5 ti est égale a un quart respectivement trois quarts de T.
`Comme cela sera expliqué plus loin, 1e signal DA comporte
`une série de bits correspondant a l’information d’adresse émi-
`se par l’unité centrale 1.
`
`figure 1 comprend une unite centrale 1 et plusieurs unites péri-
`phériques 2 qui sont toutes reliées a l’unité centrale 1 au moy-
`en d’un meme bus bi-filaire 3a, 3b sur lequel lesdites unités pé-
`riphériques 2 sont branchées en anneaux.
`Dans le sens allant de l’unité centrale 1 aux unités périphé-
`riques 2, 1e bus 3a, 3b transmet la tension d’alimentation des-
`dites unites périphériques, une fréquence fixe F1, et une infor-
`mation constituée par l’adresse de l’unité périphérique 2 qui
`doit étre interrogée.
`Chaque unité périphérique 2 comprend en outre un circuit
`A cet effet, l’unité centrale 1 est concue pour produire en— 10
`de reconnaissance d’adresse pour comparer l’adresse conte-
`tre ses bornes de sortie 1a, 1b un signal de tension U(t) dont le
`nue dans le signal DA avec l’adresse propre B0, .
`.
`. B7 de la-
`diagramme est représenté sur la figure 1a. Come on peut 1e
`dite unité périphérique, et pour réagir a une coincidence entre
`voir sur cette figure, 1e signal U(t) est formé d’une succession
`lesdites adresses en provoquant l’émisison, par un circuit de
`de périodes P1, P2, Pi .
`. ., de durées égales a T, a l’intérieur
`de chacune desquelles 16 signal U(t) prend successivement des 15 mémoire a verrou 16, du signal SD qui contient une série de
`valeurs fixes U2 et U1. Si on désigne par ti le temps pendant
`bits correspondant aux données se trouvant dans l’unité peri-
`lequel 1e signal U(t) est égal a U2 durant 1a période Pi, on note
`phérique 2.
`sur la figure la que ti peut prendre seulement deux valeurs
`Come on peut 1e voir sur les figures 2 et 6, 1e circuit de
`discrétes: respectivement un quartet trois quarts de T. Si l’on
`reconnaissance d’adresse comprend:
`associe une valeur logique binaire «0» on «1» a chacune de ces 20
`— un convertisseur série-paralléle 17 recevant sur une en-
`deux valeurs différentes de ti, on concoit que le signal U(t)
`trée 17a 1e signal DA,
`peut représenter une série de bits.
`— une mémoire a sorties paralleles 18 forunissant en per-
`La valeur de tension la plus faible U1 est choisie au moins manence, sur sept de ses sorties, les bits BO, .
`.
`. B7 correspon-
`égale a la valeur nominale Va de la tension d’alimentation des
`dant a l’adresse propre de l’unité peripherique 2, et
`25
`unités périphériques 2.
`— un comparateur 19 comparant deux a deux chaque bit
`Comme cela sera expliqué plus loin, chaque unité périphé- Q1, .
`.
`. Q12 du signal DA avec la série de bits suivants:
`rique 2 réagit a la reception d’un signal U(t) contenant une in-
`0,0,B0, .
`.
`. B7, Bp, 1, délivrés sous forme paralléle par la mé-
`formation correspondant a son adresse propre, en provo-
`moire 18.
`quant une modulation du courant I(t) circulant sur les con-
`Lorsqu’il y a coincidence entre chaque bit Qi et 16 bit cor-
`ducteurs 3a, 3b du bus, cette modulation de courant permet— 30 respondant de la série de bits délivrés sous forme paralléle par
`tant la transmission des données que posséde ladite unité péri-
`1a mémoire 18, 1e comparateur 19 émet un signal de charge-
`phérique.
`ment LD qui est appliqué sur l’entrée de chargement 16a du
`Selon l’exemple représenté sur la figure 2, l’unité centrale
`circuit 16. Ce demier circuit recoit en permanence sur huit de '
`1 comprend:
`ses entrées 162 a 169, un bit respectif D1;..D8 fourni par un
`— un micro-processeur 4 pouvant fournir. par son bus de
`35 capteur 20 a sortie numérique de mesure d’un paramétre que]-
`données 4a (figure 3) les bits d’adresse A0, .
`.
`. A7, d’une
`conque, par exemple un capteur de temperature. Sur une pre-
`unité périphérique particuliére devant étre interrogée,
`miére entrée 161, 1c circuit 16 recoit 1e signal logique 1, tandis
`— un circuit convertisseur parallele-série 5, réagissant aux
`que sur ses deux demieres entrees 1611 et 1612, cc circuit 16 re-
`signaux représentant les bits d’adresse A0, .
`.
`. A7, ainsi qu’a
`coit 1e signal logique 0. Enfin sur une dixiéme entrée 1610, 1e
`un signal d’écriture WR, en produisant un signal SA conte-
`40 circuit 16 recoit un bit de parité Dp élaboré par un circuit
`nant 1a sequence des bits d’adresse A0, .
`.
`. A7, associée a des
`connu en soi 21, a partir des bits D1 .
`. .D8 recus de facon
`bits de protocole,
`paralléle par ce circuit 21.
`— un circuit logique 6 transformant le Signal SA en 1111 Si-
`Selon l’exemple représenté sur la figure 3, circuit 4 est un
`gnal logique SAM ayant la forme d’un signal analogue au si—
`micro-processeur commercialise par la société INTEL sous 1e
`gnal U(t) mais dans lequel U1 est égal a 0,
`45 numéro de reference 8085 et le circuit convertisseur parallele-
`— un circuit 7 fournissant, a partir du signal SAM, 16 Si-
`série 5 est un circuit commercialisé par cette meme société
`gnal U(t) ne pouvant prendre que deux valeurs réglées préci-
`sous 1e numéro 8251.
`sément sur les valeurs U2 et U1, et
`L’unité centrale 1 est, en outre, munie d’un circuit 22 four-
`— un circuit 8 branché par ses entrées 8a, 8b aux bornes
`nissant un signal d’horloge F1 identique au signal F1’ décrit
`d’une resistance 9 parcourue par le courant I(t) circulant 1e
`50 ci-dessus, et un deuxieme signal d’horloge, de fréquence dou-
`long des conducteurs 3a, 3b du bus. Le circuit 8 répond a la
`ble, F0. Le circuit 22 comprend (figure 3) un générateur de
`tension existant aux bornes de la resistance 9 en fournissant,
`fréquence, tel qu’un oscillateur, 22a fournissant 1e signal F0,
`sur sa sortie 8c, un signal logique SD, contenant sous forme
`et un diviseur par 2, 22b fournissant 1e signal F1 a partir du si-
`séquentielle les bits de données fournies par l’unité périphéri-
`gnal F0.
`que 2 interrogée.
`Le circuit 6 comprend (figure 3) une premiere porte NON-
`Chaque unité périphérique 2 comprend:
`-ET 6a ayant deux entrées recevant respectivement les signaux
`— un pont de GRAETZ 10 (figure 5) ayant deux entrees
`F0 et F1, une deuxiéme porte NON-ET 6b ayant deux entrées
`10a, 10b reliées aux entrees 2a resp. 2b de l’unité périphérique
`recevant respectivement le signal F0 et le signal SA, une troi-
`2,
`siéme porte NON-ET 6c ayant deux entrées recevant respecti-
`60 vement 1e signal SA et le signal F1. La sortie de la porte
`— un circuit 11 (figure 5) extrayant la tension d’alimenta-
`NON-ET 6a est reliée a deux bornes MC et TxC du circuit 5.
`tion Va de l’unité périphérique 2, de la tension présente entre
`Une porte ET 6d a trois entrees reliées chacune a la sortie
`les bornes de sortie 10c, 10d du pont de GREATZ 10,
`d’une porte NON-ET 6a, 6b, 6c respective. La sortie de la
`~ un circuit 12 (figure 5) réagissant a un signal logique SD
`porte ET 6d constitue 1a sortie du circuit 6, sur laquelle est
`en branchant ou en ne branchant pas entre les bornes 2a et 2b,
`55 present 1e signal SAM.
`7
`_
`une resistance electrique 13, selon l’état dudit signal SD,
`Comme on peut 1e voir sur la figure 4, 1e circuit 7 com-
`— un circuit 14 transformant 1e signal de tension U(t) pré-
`sent entre les bornes 2a et 2b en no signal SAM' d6 forme iden— prend un premier transistor NPN 7b dont la base (:51; reliéea
`tique au signal SAM décrit ci-dessus,
`via une resistance 7x, a la borne d’eutrée 7a du circuit 7, une
`
`55
`
`6
`
`CISCO 1 034
`Cisco v. ChriMar
`
`6
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`
`4
`
`5
`
`10
`
`Le circuit 15 comprend en outre un monostable 15b dont l’en-
`premiere diode Zener 7c de tension nominale U1 qui est bran-
`trée B recoit 1e signal SAM, et dont 1a sortie Q est reliée a Pen-
`chée en série avec une resistance 7d entre une borne d’alimen-
`trée d’horloge CL de la bascule 15a. Le monostable 15b a une
`tation + V et le collecteur du transistor 7b, une deuxiéme
`constante de temps égale a T/2.
`diode Zener 76 de tension nominale U2, qui est branchée en-
`Ainsi, 1e circuit 15 extrait du signal SAM, 1e signal Fl’ pré-
`tre une masse GRD et la base d’un deuxieme transistor 7f. La
`sent a la sortie Q du monostable lib, 16 signal d’horloge com-
`borne 1a est reliée a l’émetteur du transistor 7f tandis que la
`plémentaire F1 present 51a sortie Q du monostable 15b, ainsi
`borne lb est reliée a la masse GRD et a l’émetteur du premier
`que un signal DA identique au signal SA contenant les infor-
`transistor 7b. Enfin, 1e collecteur du second transistor 7f est
`mations d’adresses émises par le circuit 5 de l’unité centrale.
`relié, via la resistance 9, a la borne d’alimentation + V.
`La sequence d’adresse «0», A0, .
`.
`. A7, Ap, «1», «1» est
`Selon l’exemple représenté sur la figure 4, 1e circuit 8 com-
`appliquée au rythme de F 1 sur l’entrée 17a du convertisseur
`prend un amplificateur différentiel 8d branché par ses entrees
`série-parallele 17. Lorsque 1e bit de démarrage, qui est dans
`8a et 8b entre les bornes de la resistance 9, un circuit 8e pour
`cet exemple 1e bit «0», arrive en douziéme position du circuit
`supprimer la composante continue du signal fourni par l’am-
`17, ce dernier est automatiquement remis a zéro par une bas-
`plificateur 8d et pour redresser ce signal, et un circuit compa-
`rateur 8f pour mettre sous forme binaire 1e signal fourni par le 15 cule D, 23, afin d’étre prét a recevoir la sequence d’adresse
`circuit 8e.
`suivante. L’entrée D de la bascule 23 est reliée a la sortie de
`Selon la figure 5, le circuit 11 comprend une diOde Zener
`rang 12, Q12 du circuit 17; la sortie Q de cette bascule est re-
`lla de tension nominale VA, branchée en série avec une résis-
`liée a l’entrée de remise a zéro 17b du circuit 11, et l’entrée
`tance 11b, entre les bornes 10c, 10d du pont de GRAETZ 10.
`d’horlo_ge CL de la bascule 23 regoit le signal F1 émis par la
`Le circuit 12 comprend un transistor 12a dont la base est
`20 sortie Q du monostable 15b.
`reliée a la borne de commande 12b du circuit 12, borne de
`Si, juste avant cette operation de remise a zero du circuit
`commande recevant le signal SD fourni par le circuit 16. Le
`17, i1 y a concordance entre le contenu du message d’adresses
`trajet émetteur-collecteur du transistor 12a est branché en sé-
`DA et le message d’adresse pré-programmé dans la mémoire
`rie avec la resistance 13 entre la masse GRD et la borne 100 du
`18, un signal de chargement LD est émis par le comparateur
`pont de GRAETZ 10.
`25 19 et il est applique sur l’entrée de chargement 16a du circuit
`Le circuit 14 comprend une diode Zener 143. de tension
`convertisseur paralléle-série 16. Ce circuit 16 répond au signal
`nominale égale a 1/2 (U1 + UZ-Va), branchées en série avec
`LD en admettant, par ses entrees paralléles, un message de
`une résistance 14b, entre les bornes 100 et 10d. Une bascule de
`données constitué par une suite de données D1, .
`. . D8 presen-
`SCHMI'I'I‘ 14c est reliée par son entree, au point de jonction
`tes sur les bornes de sortie du capteur 20. Le convertisseur
`14d entre la resistance 14b et la diode 14a.
`30 paralléle-série 16 émet sur sa sortie 16b, au rythme de la fré-
`Le fonctionnement de l’installation de collecte de données
`quence du signal d’horloge F 1, une série de bits formée de la
`représenté sur les dessins est le suivant:
`série de bits de données D1, .
`.
`. D8, précédée d’un bit de de-
`Lorsque 1e micro-processeur 4 veut interroger une unité
`marrage qui, dans l’exemple représenté, est le bit «1», et suivie
`périphérique particuliére 2, i1 transmet au circuit 5 l’adresse
`d’un bit de parité Bp fourni par le circuit 21 et de deux bits
`A0, .
`.
`. A7 de cette unité périphérique par l’intermédiaire du 35 d’arrét qui, dans l’exemple représenté, sont les bits «0». Ce
`bus de données 4a, et i1 applique en outre sur le circuit 5 un si—
`message de données constitue 1e signal SD.
`gnal d’écriture WR.
`Ce signal SD est utilisé pour moduler 1e courant I(t) circu-
`. A7
`.
`Le circuit 5 transforme les données d’adresses A0, .
`lant sur les conducteurs 3a, 3b du bus unique. Cette modula-
`recues en paralléle, en un signal logique séquentiel constitue
`tion est effectuée par 1e circuit 12 en synchronisme avec la fré-
`par la série des bits d’adresse A0, .
`.
`. A7, précédées d’un bit
`40 quence du signal d’horloge F1, de la facon suivante: selon que
`de démarrage (en anglais «start bit») et suivie d’un bit de pa-
`le signal SD est a l’état «0» on «1», 1e transistor 12a est, res-
`rité Ap et de deux bits d’arrét (stop bits). Cette succession de
`pectivement, a l’état bloqué on a l’état passant, ce qui se tra-
`bits, qui constitue le signal SA dont 1e diagramme est repré-
`duit par le non-branchement respectivement le branchement
`senté sur la figure 7, est émise a la frequence du signal d’hor-
`de la resistance 13 entre les bornes 100 et 10d. Chaque bran-
`loge F1 produit par le circuit 22 de l’unité centrale 1.
`45 chement de la resistance 13 entre lesdites bornes 10c et 10d en-
`Le signal SA est transmis au circuit 6 que l’on peut appeler
`traine une augmentation du courant 1(t).
`«modulateur de rapport cyclique». Le circuit 6 produit, a par—
`Les variations du courant I(t) sont détectées par le circuit
`tir du signal SA, 1e signal SAM de la fagon suivante: pour
`8 qui fournit sur sa sortie 8c un signal logique SD’ identique
`chaque période Pi du signal d’horloge F 1 le signal SAM
`au signal SD fourni par le circuit 16.
`prend la valeur «1» pendant une durée ti égale a 1/4 on 3/4 de 50
`Come le montre la figure 3, 1e signal SD’ est applique sur
`T selon que SA est a l’état 0 ou 1, respectivement.
`1a borne RXD du circuit 5. Ce dernier circuit débarrasse le si-
`Le signal SAM sert a piloter 1e circuit 7 que l’on peut ap-
`gnal SD du protocole constitue par le bit de démarrage, le bit
`peler «source de tension commandée». Ce circuit 7 associe les
`de parité et les bits d’arrét, et il est capable de transmettre au
`tensions fixes U1 et U2 aux «0» et «1» logiques, respective-
`micro-processeur 4, sous forme paralléle, 1a série de bits de
`ment, du signal SAM.
`55 données D1, .
`.
`. D8, extraits du signal SD', lorsque ledit cir-
`Chaque unite périphérique 2 peut étre branchée indiffé—
`cuit 5 recoit un signal de lecture R émis par ce meme micro-
`remment dans un sens ou dans l’autre, entre les conducteurs
`processeur 4.
`3a, 3b du bus unique. Cette indifference de sens de branche-
`L’installation qui vient d’étre décrite peut notamment étre
`ment est obtenue par le pont de GRAETZ 10.
`utilisée dans une installation de gestion des données fournies
`Le circuit 11 extrait du signal U(t) la tension Va nécessaire 60 par plusieurs capteurs de temperature a signal de sortie nume-
`a l’alimentation électrique de l’unité périphérique 2.
`rique, ces capteurs étant, par exemple, placés en divers en-
`Chaque unité périphérique 2 extrait également la compo-
`droits d’un batiment d’habitation. Ces capteurs de tempera-
`sante logique du signal composite U(t) grace aux circuits 14 et
`ture utilisent pour leur fonctionnement une fréquence fixe de
`15,.
`_ _
`.
`_
`reference qui est précisément 1a fréquence Fl transmise par
`Come on pent 1e vorr sur la figure 6, 1e crrcu1t15 com—
`55 l’unité centrale 1 a chaque unité périphérique 2, an moyen du
`prend 11116 bascule D, 15a dont l’entrée D recort 16 signal
`signal d’interrogation U(t). Ces capteurs de temperature sont
`SAM, et dont la sortie Q est reliéea l’entree 17adu Circuit 17. _
`_des capteurs a quartz oscillant.
`C
`
`6 feuilles dessins
`
`7
`
`,
`
`CISCO 1 034
`Cisco v. ChriMar
`
`7
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6feuilles No.1
`
`I
`
`Ia-Zfl)
`
`3a
`
`0/0
`
`2
`
`2
`
`2
`
`F1'9. I
`
`”(6/
`if
`
`(/2
`0/
`
`[2
`I
`
`'
`
`I
`
`I
`
`1
`
`I
`
`l
`
`CISCO 1034
`Cisco v. ChriMar
`
`8
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuilles No.2
`
`
`
`CISCO 1034
`Cisco v. ChriMar
`
`9
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuilles No.3
`
`
`
`10
`
`CISCO 1034
`Cisco v. ChriMar
`
`10
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuilles No.4
`
`
`
`ll
`
`/0
`
`.L__________.L____.__
`
`I
`
`I4.5{_
`
`my I
`— —-2z
`
`99.5
`
`11
`
`CISCO 1034
`Cisco v. ChriMar
`
`11
`
`CISCO 1034
`Cisco v. ChriMar
`
`
`

`

`643 095
`6 feuilles No.5
`
`
`
`12
`
`CISCO 1034
`Cisco v. ChriMar
`
`12
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`643 095
`6 feuill‘es No.6
`
`5AM31W
`
`13
`
`CISCO 1034
`Cisco v. ChriMar
`
`13
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`
`
`
`
`
`
`
`
`Exhibit B
`
`Exhibit B
`
`14
`
`CISCO 1034
`Cisco v. ChriMar
`
`14
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`5/02
`11/14
`
`643 095
`
`(51) Int. Cl.3: H 04 L
`
`
`H 04 L
`
`
`
`
`
`
`(11)
`
`
`
`
`
`
`
`
`(19) [logo] SWISS CONFEDERATION
`
`
`FEDERAL INTELLECTUAL PROPERTY OFFICE
`
`
`
`Invention patent issued for Switzerland and Lichtenstein
`Patent treaty of December 22, 1978 between Switzerland and Lichtenstein
`
`
`(12) PATENT SPECIFICATION A5
`
`CH 643 095 A5
`
`
`
`
`(73) Patentee(s):
`Institut de Microtechnique de l’Université de Neuchâtel,
`Neuchâtel 7
`
`
`
`
`(72) Inventor(s):
`
`Nicolas Peguiron, Boudry
`
`
`
`
`(74) Attorney:
`Société Générale de l’Horlogerie Suisse SA.
`ASUAG, Biel/Bienne
`
`
`
`
`
`
`
`
`(21) Application number:
`
`
`
`
`(22) Filing date:
`
`
`
`(24) Patent issued on:
`
`
`
`(45) Patent specification
`
`published on:
`
`
`4604/81
`
`07/14/1981
`
`05/15/1984
`
`05/15/1984
`
`
`
`(54) Data collection installation.
`
`(57) The installation comprises a central unit (1) that
`sends to the peripheral units (2) an interrogation signal
`(U(t)) formed from at least two superimposed electrical
`voltage signals: one DC voltage signal of constant am-
`plitude at least equal to the nominal supply voltage of
`the peripheral units, and one logic voltage signal con-
`taining address information.
`
`A single two-wire bus (3a, 3b) provides at the
`same time the transmission of the interrogation signal
`(U(t)), a data signal I(t) furnished by each of the pe-
`ripheral units to the central unit, and supply voltage of
`the peripheral units, said transmissions being able to be
`performed simultaneously.
`
`This installation can be used for the collection of
`data related to temperature at various locations in a
`building, for management of such data.
`
`
`
`
`
`
`
`15
`
`CISCO 1034
`Cisco v. ChriMar
`
`

`

`The purpose of the invention consists in simplifying the
`installation by using the same means for transmission of the in-
`terrogation signal and for the electrical supply of each peripheral
`unit from the central unit.
`To that end, the installation according to the invention
`has the characteristics indicated in claim 1. Thus, the interroga-
`tion signal is formed from at least two superimposed electrical
`voltage signals: one of said signals is a DC voltage signal of
`constant amplitude at least equal to the nominal supply voltage
`of the peripheral units; the other of said signals is a logic voltage
`signal containing the address information.
`Each peripheral unit is equipped with a circuit for sepa-
`rating said signals from each other. The supply voltage of each
`peripheral unit is extracted from the DC voltage signal of con-
`stant amplitude; said supply voltage is applied to the supply ter-
`minals of said peripheral unit, while the other signal – the logic
`signal – is applied to the input of an address recognition circuit.
`According to a preferred embodiment, the data available
`in each peripheral unit are transmitted to the central unit by
`means of a modulation of the current circulating in a single two-
`wire bus connecting the central unit to the peripheral units and
`used to carry the interrogation signal. Each peripheral unit has,
`on the one hand, a circuit for generating a sequential logic signal
`containing said data, and on the other hand, means of responding
`to said sequential logic signal by connecting or not connecting
`an electrical resistor between the conductors of the bus, depend-
`ing on the state of said logic signal. The value of said electrical
`resistor is selected in such a way that each connection of said
`resistor between the conductors of the bus causes a significant
`variation of the current circulating in said bus.
`Thus, as a result of the invention, a single two-wire bus is
`used for the transmission at the same time of the interrogation
`signal, the data signal, as well as the supply voltage of the pe-
`ripheral units, said three transmissions being able to be per-
`formed simultaneously. This results in a considerable simplifica-
`tion of the data collection installation.
`Moreover, it is possible to achieve the data collection in-
`stallation very economically by using already existing two-wire
`connection networks.
`The characteristics and advantages of the invention will
`be better understood from the following description of an em-
`bodiment, with reference to the appended drawings in which:
`– figure 1 is a general diagram of an installation accord-
`ing to the invention;
`– figure 2 is a block diagram showing the different func-
`tional elements of the central unit and of one peripheral unit,
`according to one embodiment of the invention;
`– figure 3 is a diagram showing in more detail one part of
`the central unit represented in figure 2;
`– figure 4 is a diagram of the electronic circuit of the re-
`maining part of the central unit of figure 2;
`– figure 5 is an electrical diagram of a first part of the pe-
`ripheral unit of figure 2;
`– figure 6 is a block diagram of another part