[特許]1995-330112 (07.12.19)
`
` )新法
`出願 (1) ( 07-330112)(07.12.19) 記号 (2020270244) 出願種別(01
`国内優先 (0)
`公開　　 (　09-172063)(09.06.30) 公開基準日 (07.12.19)
` ) 他 国
`公告　　 (
`)(
`) 優先 (
`)
`審判 ( )(
`)(
`) 担当 (4M00-7920)(
`登録　　 (
`) (
`) 異議 ( 0) 請求項数 ( 10) 出願料金( 21,000)
`公決　　 (起
`)(担 ) 文献 ( ) 新規性 (0) 菌寄託 (0) 公害 ( )
`査定 (2) (起17.03.18)(担7920) 前置 ( ) 解除 (
`)公序・要約(0)
`(発17.03.29)(官
`) 審査・評価請求( 1- ) 未請求(0) 自動起案( )
`最終　　 ( )(
`)
`公開準備 (1) 早期審査 ( )
`変更先 ( )(
`)(
`) 審決 ( )( )
`)
`)種別(
`原出願( )( )(
`期間延長 (
`) 最新起案日 (17.03.18)
`) 翻訳提出 (
`)国際出願(
` )
`) (
`公表　 (
`再公表 ( ) 国際公開 ( )
`公開IPC4 H01L 21/76 NFIC 指定分類IPC　H01L 21/
`公告IPC
`名称　　半導体装置及びその製造方法
`出願人　代表( ) 種(2)コ-ド(000005821) 国(27) パナソニック株式会社　＊
`大阪府門真市大字門真１００６番地
`代理人　種(1)コ-ド(100077931) 前田　弘
`種(1)コ-ド(
`) 小山　廣毅
`中間 (A63 )特許願　07.12.19( 21,000)完 (A96-1 )職権訂正08.01.23( )
`記録 (A84-1 )優先請求08.06.06(
`) (A52-3 )補正書　08.07.16( )完
`) (A62-1 )審査請求12.10.24(104,300)完
` (A96-1 )職権訂正08.08.22(
` (A971-007)検索報告14.02.20(
`) (A971-011)利用状況15.02.10(
`)
` (A13-1 )拒絶理由15.02.18(9545-20) (A53 )意見書　15.04.17(
`)完
`)完 (A52-3 )補正書　15.04.23( 4,000)完
` (A52-3 )補正書　15.04.17(
`) (A273 )職権訂正15.04.30(7475- )
` (A96-5 )職権訂正15.04.25(
` (A971-010)予備見解16.02.23(
`) (A13-1 )拒絶理由16.03.23(7819-22)
` (A53 )意見書　16.04.23(
`)完 (A52-3 )補正書　16.04.23( )完
` (A971-010)予備見解16.11.22(
`) (A13-1 )拒絶理由16.11.30(7920-22)
` (A02 )拒絶査定17.03.29(7920- ) (A86-1 )閲覧請求17.06.20(
`)
` (A86-1 )閲覧請求22.04.15( ) (A86-1 )閲覧請求26.09.08(
`)
`新出願
`国内優先(先)
`国内優先(後)
`
`Global Foundaries US v. Godo Kaisha
`Global Ex. 1022
`
`Page 1 of 165
`
`

`

`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 1/ 3
`
`【書類名】　　　　　　特許願
`
`【整理番号】　　　　　2020270244
`
`【提出日】　　　　　　平成 7年12月19日
`
`【あて先】　　　　　　特許庁長官　殿
`
`【国際特許分類】　　　H01L 21/76
`
`【発明の名称】　　　　半導体装置及びその製造方法
`
`【請求項の数】　　　　 12
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　藪　俊樹
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　上原　隆
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　瀬川　瑞樹
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　中林　隆
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　山下　恭司
`
`Page 2 of 165
`
`

`

`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 2/ 3
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　受田　高明
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　荒井　雅利
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　山田　隆順
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　松元　道一
`
`【特許出願人】
`
`　　【識別番号】　　　000005821
`
`　　【氏名又は名称】　松下電器産業株式会社
`
`　　【代表者】　　　　森下　洋一
`
`【代理人】
`
`　　【識別番号】　　　100077931
`
`　　【弁理士】
`
`　　【氏名又は名称】　前田　弘
`
`【選任した代理人】
`
`　　　【識別番号】　　100094134
`
`　　　【弁理士】
`
`　　　【氏名又は名称】　小山　廣毅
`
`Page 3 of 165
`
`

`

`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 3/ 3
`
`【手数料の表示】
`
`　　【納付方法】　　　予納
`
`　　【予納台帳番号】　014409
`
`　　【納付金額】　　　　　 21,000円
`
`【提出物件の目録】
`
`　　【物件名】　　　　明細書　 1
`
`　　【物件名】　　　　図面　 1
`
`　　【物件名】　　　　要約書　 1
`
`　　【包括委任状番号】　9006026
`
`【プルーフの要否】　　要
`
`Page 4 of 165
`
`

`

`[SHR | PARE
`Lscht A] 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`1/31
`［特許］平 7-330112( 7.12.19) 頁: 1/ 31
`[34 ]
`FAA
`【書類名】　　　明細書
`EHO“) PHMOC ORTI
`【発明の名称】　半導体装置及びその製造方法
`(ferris ok © sia]
`【特許請求の範囲】
`[RL]
`PALER LY
`　　【請求項１】　半導体基板と、
`REATEAR OIC RBIS 5 VIER FFB CH&
`　上記半導体基板の一部に設けられた素子形成領域と、
`ACR THA eI A, SRIa& OPC EAR TIERO
`　上記素子形成領域を取り囲み、上記素子形成領域との間に上記素子形成領域の
`MSE KTEIK KO BAT vy TIRICI < 72S BEER AL MERRPETBLD 5 Ze B TAS
`半導体基板よりもステップ状に高くなる段差部を有し絶縁性材料からなる溝型素
`STBIE &
`子分離と、
`ase TE aieelk ©SR TOE OMI OR ER O Mim LICR SEB
`　上記素子形成領域と溝型素子分離との間の段差部の側面上に形成された段差部
`
`v4 RAT
`サイドウォールと
`EAA CWS IE MET ORE
`を備えていることを特徴とする半導体装置。
`(oR 2)
`FORT 1 FROVIC T,
`　　【請求項２】　請求項１記載の半導体装置において、
`LACEY 4 BD AVIS, ARRMERTBY CHER SIU CW SOE RRRETS
`　上記段差部サイドウォールは、絶縁性材料で構成されていることを特徴とする
`ESE (RRS
`半導体装置。
`(HORS)
`FORT 1 FRO ICBC,
`　　【請求項３】　請求項１記載の半導体装置において、
`ate T IG ACPI CIS, 7 bE, ZT bh ROMLOT OB
`　上記素子形成領域には、ゲート電極，該ゲート電極の両側面上の電極部サイド
`YVA-VERFSMISFETABRMEANTHY,
`ウォールを有するＭＩＳＦＥＴが形成されており、
`hitkeepht 4 RO ald, hace TBD av & [RRRICIB RR SAV
`　上記段差部サイドウォールは、上記電極部サイドウォールと同時に形成されて
`WHERED S YEAS IE
`いることを特徴とする半導体装置。
`(MR4)|FOR 3 ORRICK,
`　　【請求項４】　請求項３記載の半導体装置において、
`hicept 4 ROA lL, FPbOI OLitSAO bc A
`　上記電極部サイドウォールは、ゲート電極の側面及び上記半導体基板の上に亘
`
`CAREMELI SPL CHER EMENEIE -EDEBAOL ERY Y avEI CHE
`って保護酸化膜を介して形成されたほぼ一定の厚みのＬ字状シリコン窒化膜で構
`eS a,
`成され、
`bacReebt 4 BO ald, Lads FICi& teAY SA FOEL DR] OD Bez
`　上記段差部サイドウォールは、上記素子形成領域と溝型素子分離との間の段差
`
`MOPROE AERO bIC A CP RRERR(EME IP L CIB RM SVC IEIE— EE
`部の側面及び半導体基板の上に亘って保護酸化膜を介して形成されたほぼ一定厚
`AOL AIRY Y ELIE CHR SIV TW SO EER ET SEE
`みのＬ字状シリコン窒化膜で構成されていることを特徴とする半導体装置。
`(MRS)|FOR 3 ORR IBICBVYT,
`　　【請求項５】　請求項３記載の半導体装置において、
`Laceheeh t 4 BO a — VRORB TRO ASML SIV YY AIC
`　上記電極部サイドウォール及び段差部サイドウォールはいずれもシリコン膜で
`Hie STH,
`構成されており、
`
`Page 5 of 165
`
`Page 5 of 165
`
`

`

`[SHR | PARE
`Lscht A] 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`2/31
`［特許］平 7-330112( 7.12.19) 頁: 2/ 31
`Lach 4 BO ame ba 7bROY Y a SEK E OPAC IPS
`　上記電極部サイドウォールと上記ゲート電極及びシリコン基板との間に介設さ
`TUTE ERATE E
`れた絶縁膜と、
`LBBB 4 RO am bib baTI RIMO YA + RE pe
`　上記電極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上
`wR bacEM 4 PO a ICBO IMO LICR AN, VUT BRST
`を経て上記段差部サイドウォールに至る領域の上に形成され、シリサイドからな
`
`DVY-As BUSA VK’
`るソース・ドレイン電極と
`BES BICMA TOSI LERMET S ECR.
`をさらに備えていることを特徴とする半導体装置。
`(FRO) EAE EICPR(EIR ART OF 1 OLE,
`　　【請求項６】　半導体基板上に酸化膜を形成する第１の工程と、
`
`ache(EiRO bic hace(edt & (LRT OMB CHEM SMS DY FUT A by 2s
`　上記酸化膜の上に上記酸化膜とは異なる材料で構成されるエッチングストッパ
`We 2c HERETO OB 2 OTHE L,
`膜を堆積する第２の工程と、
`
`bitty Ft v7 A hy NEO BRAHAM LED EDS PAM BAG L.
`　上記エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、
`CORAM O EKER Dy FUT UCM EERT SH 3 OTL,
`この開口部の半導体基板をエッチングして溝部を形成する第３の工程と、
`LitsBORS RObi FUT Ab y SR OME IM ATMEL ELOIEAD
`　上記溝部の深さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの
`IAM 2 EC HERR O OB 4 DO HEL
`絶縁膜を全面に堆積する第４の工程と、
`
`aC RAR DS HERR S TURF OF ADRae Dae bb hie y FU TA hy
`　上記絶縁膜が堆積された状態の半導体基板を少なくとも上記エッチングストッ
`
`PNIROR MD GMT OE CHET SEE BIC. Lhaceic hide PIE aI
`パ膜の表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を
`HY) DACA Se POH BRT OS OLE LY
`取り囲む溝型素子分離を形成する第５の工程と、
`
`
`ByFVAICEO, De< bb biY FYTA by NER OFREIR PRE L
`　エッチングにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し
`. Ladse FIcis & bacial Sa FOBE & OPAC EaSe FoBE @ (HU DS La SA
`、上記素子形成領域と上記溝型素子分離との間に上記溝型素子分離の側が上記素
`FFERO VSS ATER EO BAF vy PIRICH < 785 EMS BH SU SHE O
`子形成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第６の
`
`
`
`Le & .
`工程と、
`NS
`bacd&te Elc 7 — b Bei OS IR 2 HERR LICR, RORENR Db D7e< bb
`　上記基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくとも
`P— bh ARE INA —-aU TT ORT OLE,
`ゲート電極をパターニングする第７の工程と、
`
`FEA O Ari LIC aN ee HERR Let, FRED FU TICE YO, bit 7 — be
`　基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`HEU LACE ED OBAMA LIC EARNED 5 RROD A R OAKES OH
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`
`8 OLE,
`８の工程と、
`ad — b EAD TyAB O38 FTCD EE ASEAR AC AS LD 2 LAA LT OY
`　上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`Ar U4 VERMAOBO OTHE L
`ス・ドレイン領域を形成する第９の工程と
`ReMi XCW SH TE BET SAREE OD HEHIB.
`を備えていることを特徴とする半導体装置の製造方法。
`
`Page 6 of 165
`
`Page 6 of 165
`
`

`

`SE>i][
`eeA | BAAS
`[Seth] YW 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`#4] 2 7-330112( 7. 12. 19)
`E:
`[AE
`Toh
`3/31
`［特許］平 7-330112( 7.12.19) 頁: 3/ 31
`CRIA 7)
`FORA 6 FMOREO RIEIBIS BVT,
`ait
`　　【請求項７】　請求項６記載の半導体装置の製造方法において、
`
`bith 2O TCL, De< bb bil 8SOLBICBU SANDY FUT
`　上記第２の工程では、少なくとも上記第８の工程におけるオーバーエッチング
`
`me Sle UC. Litt 6 OF CAEIEDA EO REX AT 4S BEEAS Be Sv
`量を考慮して、上記第６の工程で所定値以上の高低差を有する段差部が露出され
`
`
`BEIICL YF VTA by NRO MER ED STE BLT SERAOR
`るようにエッチングストッパ膜の膜厚を定めることを特徴とする半導体装置の製
`ieAe,
`造方法。
`(RIS) ARERR LICHEIR ARRSBI OLE,
`　　【請求項８】　半導体基板上に酸化膜を形成する第１の工程と、
`halle(KIRO EIcF— | BL RRO 1 OM BIR HERETO 2 OLE L
`　上記酸化膜の上にゲート電極となる第１の導電膜を堆積する第２の工程と、
`Lal 1 OIRO 9 DURST ORES RRL EGET STMA BHA LL CO
`　上記第１の導電膜のうち溝型素子分離を形成しようとする領域を開口し、この
`
`BOBOVAR FUT CHEB EMT SH 3 OTLEL,
`開口部の半導体基板をエッチングして溝部を形成する第３の工程と、
`LABORS RO LIS 1 OED RE IM ZL EDA O itil
`　上記溝部の深さ及び上記第１の導電膜の膜厚を加えた値以上の厚みの絶縁膜を
`(CHEAT 54 OLE LY
`全面に堆積する第４の工程と、
`ECARIEEZS HERR S TUCO BABE, DRS bb LIB 1 OHIO
`　上記絶縁膜が堆積された状態の半導体基板を、少なくとも上記第１の導電膜の
`
`AM DUT OE CIEP SEE SIC, Lal bids TI neek & EO A
`表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を取り囲
`TH SRTOE EMT OH 5 OLREL ,
`む溝型素子分離を形成する第５の工程と、
`bac Fl{h Save RRO SM ECD RE < bb ET b HL RD 2 OIE
`　上記平坦化された基板の全面上に少なくとも上部ゲート電極となる第２の導電
`Wek 2c HERETO OB 6 DLE LY
`膜を堆積する第６の工程と、
`Lids 1 RO2 DIE Db Dia < LbT— baa ANE HUTT HEL
`　上記第１及び第２の導電膜から少なくともゲート電極をパターニングするとと
`bic, bids TI Weak & A Sa POTBEC OPAC CSR TOTBED UIDLass TIF
`もに、上記素子形成領域と溝型素子分離との間に上記素子分離の側が上記素子形
`BeHEOD REAR KY bAF vy TAURI < 72S FED RH SE OB 7 OD LAE
`成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第７の工程
`
`ct.
`と、
`
`FEA O Ari LIC aN ee HERR Let, FRED FU TICE YO, bit 7 — be
`　基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`WO Lice Ad OHl Ec ERMAN 5 RB BD AVERT OB
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`
`8 OLE,
`８の工程と、
`ad — b EAD TyAB O38 FTCD EE ASEAR AC AS LD 2 LAA LT OY
`　上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`Ar B44 VBABT 59 OLB L
`ス・ドレイン領域を形成する第９の工程と
`MIA CWS TE ML TSMEE ©IIK,
`を備えていることを特徴とする半導体装置の製造方法。
`Ci9) ORI 8 FRO ARE ORIGTTIEICBVY TC,
`　　【請求項９】　請求項８記載の半導体装置の製造方法において、
`
`bat 2 OLE CL, Da bb LIB 8 OLRICKITOA—AN— Dy FUT
`　上記第２の工程では、少なくとも上記第８の工程におけるオーバーエッチング
`
`me Sig C. bale 7 OLE CAE LORIKEe AT SOREDRW ANS
`量を考慮して、上記第７の工程で所定値以上の高低差を有する段差が露出される
`
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`
`Page 7 of 165
`
`

`

`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`4/31
`［特許］平 7-330112( 7.12.19) 頁: 4/ 31
`
`LIC hits 1 OIRO EOSLLaRM ET OPSO MieTK
`ように上記第１の導電膜の膜厚を定めることを特徴とする半導体装置の製造方法
`
`。 　
`
`(R10) FRG MIS 8 ROME ORBAIEICKVTC,
`　【請求項１０】　請求項６又は８記載の半導体装置の製造方法において、
`Lit 9 OLAS LERIC, DR< ebLMY A+ PET VY HMOR ME
`　上記第９の工程を終了した後に、少なくとも上記ソース・ドレイン領域の表面
`MUEO pala y+ RES SLR SE CMA CWS HER RRBL TH AEA
`付近の領域をシリサイド化する工程をさらに備えていることを特徴とする半導体
`AEE ORETIA.
`装置の製造方法。
`[ORL 1)
`PORTO MIS 8RKO PMR ORSTRICKY,
`　　【請求項１１】　請求項６又は８記載の半導体装置の製造方法において、
`Lil 7 OLAEOR Lith 8 O LEO AIC HIRO AEc PrasFEE & HER
`　上記第７の工程の後上記第８の工程の前に基板の全面上に保護用酸化膜を堆積
`> HLF SE 5 ICM.
`する工程をさらに備え、
`bids 8 OLE CL. LatteABEO bicty RY 4 IBA YY a
`　　上記第８の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
`Y(t cv AZ FA ev HER LA bv A Rey PNY 7 UC bat
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`— | BHR OREM OM AIC hid Y UD a (EIR Ne - HRV TTF AR MOOYV
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`AD BIL, VAT AAC Lay ) AY KIRA 6 ba 7 — b RR ORE
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`MOM BIC T ROAM ERS LER Y Y aRae Ne HRT LER,
`部の側方にサイドウォールとなるＬ字状シリコン窒化膜をパターニングした後、
`LBV AY CREST SE DICT ICE RRR ET BIRO MIEWiIK.
`上記マスクを除去するように行うことを特徴とする半導体装置の製造方法。
`[MR1 2)
`FRIAS MISS OPEROREDIEICBVWT,
`　　【請求項１２】　請求項６又は８の半導体装置の製造方法において、
`bas 7 OTF Clk, Eiteakio Kic & FIC 1 OfRGEAhilt & HER OL
`　上記第７の工程では、上記導電膜の上にさらに第１の保護用絶縁膜を堆積し、
`a 1 ORGS A itae 7 — bh BRE EDICANA-SHYTL,
`該第１の保護用絶縁膜をゲート電極とともにパターニングし、
`Lita 7 O LOR Lit 8 O LO RICRROAH LICH 2 ORE A aI
`　上記第７の工程の後上記第８の工程の前に基板の全面上に第２の保護用絶縁膜
`HEART O LAR S ICH A.
`を堆積する工程をさらに備え、
`Lali 8 OL#FECIL, ales 2 OFRiEAAAI O _LICt4 BD a/R
`　上記第８の工程では、上記第２の保護用絶縁膜の上にサイドウォール形成用シ
`Yai HEAR LL, bid 7 — b he ORE Oli Kic Lita» 5 72S AREA
`リコン膜を堆積し、上記ゲート電極及び段差部の側面上に上記からなる電極部サ
`ABD A -VROREMBYT RDae LL,
`イドウォール及び段差部サイドウォールを形成し、
`Lit IO LHORIC. Litem tT POs, bi —- A+ RUA UR
`　上記第９の工程の後に、上記電極部サイドウォール，上記ソース・ドレイン領
`MRO bacERY 4 BO a VICES ae YU ED SLES S 5 IC Si
`域及び上記段差部サイドウォールに跨る領域をシリサイド化する工程をさらに備
`ATWH LERET SREB ORETK,
`えていることを特徴とする半導体装置の製造方法。
`
`Page 8 of 165
`
`Page 8 of 165
`
`

`

`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`5/31
`［特許］平 7-330112( 7.12.19) 頁: 5/ 31
`[388A © FHM Ze LAA)
`【発明の詳細な説明】
`[0001]
`　　　【０００１】
`[EHH ORT 5 ARH D5 BF )
`　　【発明の属する技術の分野】
`ASSEAAIL, THIEL WD IAA OpAY DSR FDEe AT ODARO HaRUE DAR
`　本発明は、溝埋め込み分離型の素子分離を有する半導体装置の構造及びその製
`weAKOMRICRST 4,
`造方法の改良に関する。
`[0002]
`　　　【０００２】
`(EKO EN]
`　　【従来の技術】
`
`MAP, SPR O mR E, i PEnE (KOU IC BR, at % HOMIE DO BOR
`　近年、半導体装置の高集積化、高性能化の進展にともない、益々微細化の要求
`
`DRED WH, COL OPERDEMOK REIT CL ENN 5 DO BOR (CIBC ES
`が高まっている。そのため従来の技術の改良だけではそれらの要求に追随できず
`. BTRLEITPLADS ARETE © SIV CW ORINDA 6 HS. BAITLAATMA IE
`、新規技術導入が余儀なくされている技術分野もある。例えば素子分離形成方法
`ELT. FORE ORMIEOMES ERA A REDBLEAD LOCOS FABRIC KE
`として、従来はその製法の簡便さと低コスト性の観点からＬＯＣＯＳ分離法によ
`) SP AMEDSTE RES UTED, RUE CIE, EO AAI EERE SIEMSc
`り素子分離が形成されてきたが、最近では、より微細な半導体装置を形成するに
`(LUE wD AAS)OSB (LA. HAICHRPINSE BIEL VD) SBT Te AAS
`は溝埋め込み分離型の素子分離（以下、単に溝型素子分離という）を設けた方が
`BACH AEBAZASDNTE WS,
`有利であると考えられてきている。
`[0003]
`　　　【０００３】
`TrRpb, LOCOS AHEEIL, BRMLO TNs Co TWO EH, COMME
`　すなわち、ＬＯＣＯＳ分離法は、選択酸化の方式をとっているため、その酸化
`PIET OR ODVAY EDERCWDDSN—-AC—7 WHEL, REROVA
`を防止するためのマスクとの境界でいわゆるバーズビークが発生し、実際のマス
`DVIELY & SFHABUAIC 2BEE DERI MRA LCOS IEFMEDAE LC, COB
`ク寸法よりも素子領域側に分離領域の絶縁膜が侵入して寸法変化が生じ、この変
`{EHEDSO.
`5 umeRLAREO PRANE IC ILPPA CR eVBE RO, BORD,
`化量が０．５μｍ世代以降の微細化には許容できない数値となる。そのため、量
`PERM ODEICBWY CB TERY 7 hOX DO THEW UY F DAREOta DS
`産技術の分野においても寸法シフトのきわめて少ないトレンチ分離法への転換が
`
`ReEVOO HS, PBIAILI BM*LEZSO.
`5 umCMOS7FHUEAELTMPUO
`始まりつつある。例えばＩＢＭ社が０．５μｍＣＭＯＳプロセスとしてＭＰＵの
`HEE CGA SATE eA LOWS (BSxHK: IBM Journal
`量産に溝型素子分離構造を導入している（参考文献：ＩＢＭ　Ｊｏｕｒｎａｌ　
`
`of Research and Development, VOL. 39, N
`ｏｆ　Ｒｅｓｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ、ＶＯＬ．３９、Ｎ
`O. 1/2, 1995, 33-428),
`Ｏ．１／２、１９９５、３３－４２頁）。
`[0004]
`　　　【０００４】
`RI6 Ik, FEED KU YFAHEEMOS FET ERI ONE EERE Bile
`　図６は、従来のトレンチ分離とＭＯＳＦＥＴとが設けられた半導体装置の例を
`ART PTE Cd S., IRMCRPE DIC. VY AVS 1 OO 1 CIO RT TE
`示す断面図である。同図に示すように、シリコン基板１０１には溝型の素子分離
`
`LOSaDPMKANTWS, CLC RFETHEL OS alcLoCHENCIA
`１０５ａが形成されている。そして、素子分離１０５ａによって囲まれた活性領
`ja LUCIE, 7 — bitte 1 O38 a ROF— bBMB1LO Ta LL F— bh HR 1 O 7
`域上には、ゲート絶縁膜１０３ａ及びゲート電極１０７ａと、ゲート電極１０７
`
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`
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`
`

`

`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`［特許］平 7-330112( 7.12.19) 頁: 6/ 31
`
`a OmWhLOREV a—V108 a EDRITSNCWS, EK, TRE
`ａの両側面上の電極部サイドウォール１０８ａとが設けられている。また、活性
`PICK VY C7 — bE OO 7 a OMT ICAL% BARI REV A+ BL
`領域においてゲート電極１０７ａの両側方に位置する領域に低濃度ソース・ドレ
`Aviv 1O6 ak, mIBEEY A+ PUT VFR106 bb EMRITSN,
`イン両いい１０６ａと、高濃度ソース・ドレイン領域１０６ｂとが設けられ、素
`
`HEL OS aDPRICF yy RVA RY SHRILL SMRoN TWS, EK,
`子分離１０５ａの下方にチャネルストップ領域１１５が設けられている。また、
`PATHE 1 O5 aD ROEM DL OMRE LZR U aK 1LO1LO LICR
`素子分離１０５ａの及び活性領域として機能しないシリコン基板１０１の上に亘
`2CF— b RHEL OT a EM CURU YY AiR 67ST ba LOT DAT
`ってゲート電極１０７ａと同じポリシリコン膜からなるゲート配線１０７ｂがゲ
`— hte1 OS bear LCRbn, SOMMiECAR 4 PDa
`ート絶縁膜１０３ｂを介して設けられ、その両側面上には配線部サイドウォール
`LOSbARITENTWS, S5lc, F— hE L OT a, F—bACHR1O 7 b
`１０８ｂが設けられている。さらに、ゲート電極１０７ａ，ゲート配線１０７ｂ
`RORYY -—A+ PUT VAM 1 O6 DOE, SZNENY VHA RARDZE
`及び高濃度ソース・ドレイン領域１０６ｂの上には、それぞれシリサイドからな
`ALT — bee LO9 ab, EM bhACHRLO9 DEL, YrA+ BUFR
`る上部ゲート電極１０９ａと、上部ゲート配線１０９ｂと、ソース・ドレイン電
`MILOIC EMRITSENTWS,
`€HlC, VY AV BEND 5 Ze ZH JT Mae 1
`極１０９ｃとが設けられている。さらに、シリコン酸化膜からなる層間絶縁膜１
`1é, JSR Mage 1 1 1 EICM RANKS aR 1 1 2 t, BRR 1 1 IAN
`１と、層間絶縁膜１１１上に形成された金属配線１１２と、層間絶縁膜１１１内
`
`ICBM NE AY eT bARAVACHOIAEN, SBA11 2b Y-A+ BL
`に形成されたコンタクトホール内に埋め込まれ、金属配線１１２とソース・ドレ
`AVEMLOIC LOMaRRT SAY hBLILS ERRSNS,
`イン電極１０９ｃとの間を接続するコンタクト部１１３とが設けられている。
`[0005]
`　　　【０００５】
`mic, BZ (a) ~ (e) SBR LAASH, ECR 6 (CAST TER DHEA FD
`　次に、図７（ａ）～（ｅ）を参照しながら、上記図６に示す従来の溝型素子分
`HEXCMOSFET&& ASS FRR RES LIC OV CMT 5.
`離とＭＯＳＦＥＴとを有する半導体装置の製造工程について説明する。
`[0006]
`　　　【０００６】
`
`EY. AT (a) lOmP EI, YY AYRE 1 O05 (Aa) we HERE L
`　まず、図７（ａ）に示すように、シリコン酸化膜１０５（図示せず）を堆積し
`
`CP6, VU AY S(bI 1 1 TORMENT OK Come FIHETS, COL
`てから、シリコン窒化膜１１７の表面が露出するまで全面を平坦化する。この工
`
`alc kot, RPAHMReisolllk, Lace 1 0 4(CHOUENEY I aVY
`程によって、素子分離領域Ｒeisoには、上記溝部１０４に埋め込まれたシリコン
`BE(LIRD & 7R SHORT OHEL O5 aWBRANS, COR. WokAYV Ia
`酸化膜からなる溝型の素子分離１０５ａが形成される。その後、いったんシリコ
`VA(EIR 1 1 6 APRA LER, 7 — bE 1 O 8 EMCI S.
`ン酸化膜１１６を除去した後、ゲート酸化膜１０３を全面に形成する。
`[0007]
`　　　【０００７】
`hic, BAZ (c) (CMPFEIIC, RFDHEL OS aD RHIC MMT AY OFT
`　次に、図７（ｃ）に示すように、素子分離１０５ａの下方に不純物イオンの打
`HAREIOC. FreavaAby Sw 1 Seek Lek, SmlcnV YY a
`ち込みを行って、チャネルストップ領域１１５を形成した後、全面にポリシリコ
`Vi 1 O 7 2HERRL. CO LICT— bERHO Hk ee PA SET Ta RL
`ン膜１０７を堆積し、その上にゲート形成領域以外の領域を開口させたフォトレ
`VARI 21 emt A,
`ジスト膜１２１を形成する。
`
`
`
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`
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`
`

`

`
`
`[se | BA
`LehAl WF 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`[eee] 32 7-330112 ( 7. 12. 19)
`BE:
`7/31
`［特許］平 7-330112( 7.12.19) 頁: 7/ 31
`[0008]
`　　　【０００８】
`wie, BT (d) WCmPFEDIC, FTHRUVARBIL21LEVAZVELT HR
`　次に、図７（ｄ）に示すように、フォトレジスト膜１２１をマスクとして、ポ
`
`YYVAVIRLOTD RIA DY FY TET, REI ARCAMRefetNOMOS
`リシリコン膜１０７のドライエッチングを行い、素子形成領域Ｒefet内のＭＯＳ
`FETO7— hehhl1O7at, RFOHEL OS a kmovU AY RRIOLE
`ＦＥＴのゲート電極１０７ａと、素子分離１０５ａ上からシリコン基板１０１上
`(CERO T— baLOT bD LeBRITS. CLT FabhevA biel 21 2h
`に跨るゲート配線１０７ｂとを形成する。そして、フォトレジスト膜１２１を除
`BLEEK, F-hRB1LOTARVAZELTY I 3AVER1IOLNICFAMT
`去した後、ゲート電極１０７ａをマスクとしてシリコン基板１０１内に不純物イ
`AY OVEAR I OC, (RBH Y A+ PUT V1 O06 a eM S, OK
`オンの注入を行って、低濃度ソース・ドレイン領域１０６ａを形成する。その後
`, EROS boy) aL PEI 1 OO 8 eHERET 4.
`、基板の全面上にシリコン酸化膜１０８を堆積する。
`[0009]
`　　　【０００９】
`
`whic, AZT (e) CmPHIIC. VU AV BEI 1 OO SORA RIAD YF
`　次に、図７（ｅ）に示すように、シリコン酸化膜１０８の異方性ドライエッチ
`V7 ROCF — bE LOT aROF— ba 1 OO 7 b OMMm Lic, ne
`ングを行ってゲート電極１０７ａ及びゲート配線１０７ｂの両側面上に、それぞ
`EB 4 EVAN 108 a ROAR RO a—110 8 bers
`れ電極部サイドウォール１０８ａ及び配線部サイドウォール１０８ｂを形成する
`0 COR, YU AV RR(EIE 1 0 8 FA O— bE 1 O 3 SIARRICRA SN,
`。その際、シリコン酸化膜１０８下方のゲート酸化膜１０３も同時に除去され、
`— he 107TaDFAHOT— bE 1L OS ak, F—bAHRLOT DOF
`ゲート電極１０７ａの下方のゲート酸化膜１０３ａと、ゲート配線１０７ｂの下
`FDOT — b WCHL O38 bDADIRD. COR. 7F— b M1 O 7 a RUEHED
`方のゲート酸化膜１０３ｂのみが残る。その後、ゲート電極１０７ａ及び電極部
`FA RVTA-NVLO8arvAZELTCHMDT AY eERODADOIEAL, ii
`サイドウォール１０８ａをマスクとして不純物イオンを斜め方向から注入し、高
`InBEY—A+ RUA vp1 06 b ewS. COR. MIT i Re HEL
`濃度ソース・ドレイン領域１０６ｂを形成する。その後、全面にＴｉ膜を堆積し
`fe, PULA IoC. Tifke T i IC Reet SY a CHER Sv
`た後、高温熱処理を行って、Ｔｉ膜とＴｉ膜に直接接触するシリコンで構成され
`Dube & ARIS SE CU UGA PRSRS EBT be 1LOIa EL LEA
`る部材とを反応させてシリサイドからなる上部ゲート電極１０９ａと、上部ゲー
`hACHRL OO DL, Y—A+ SUF VY BMIOIc LeBMTS,
`ト配線１０９ｂと、ソース・ドレイン電極１０９ｃとを形成する。
`[0010]
`　　　【００１０】
`ZOEOTARIL4SIL, MOSFET ORMMRHELR Slomt, MSicb
`　その後の工程は省略し、ＭＯＳＦＥＴの最終的な構造を図５に示す。図５にお
`VC, JETGI 1 1:1 OLICS BACH 1 1 2M AN, SARL 1 2b Y
`いて、層間絶縁膜１１１の上に金属配線１１２が形成され、金属配線１１２とソ
`A+ PUA EHR1LO9 cCEOMM, AY A7 bRR-VEMODIAL EWI FIT
`ース・ドレイン電極１０９ｃとの間は、コンタクトホールを埋め込んだＷプラグ
`SpoRSAYVFT bH1L1 SICKY BREAN TW S,
`等からなるコンタクト部１１３により接続されている。
`[0011]
`　　　【００１１】
`LikOL DS RR TORE RAT OBA. PbIC kD YU aie
`　上述のような溝型素子分離構造を採用する場合、熱酸化により厚いシリコン酸
`
`{Kika Tem SLOCOSIEDEDRA-AC-7 OE Y EEA OeLe
`化膜を形成するＬＯＣＯＳ法のようなバーズビークつまり活性領域内への酸化膜
`DAVIABRRBWOC, YrA+ FA VO TRY 7 bOI S. EL
`の入り込みがないので、ソース・ドレイン領域の寸法シフトが抑制される。そし
`
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`
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`
`

`

`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Vere]27-330112C7.12.19)8
`［特許］平 7-330112( 7.12.19) 頁: 8/ 31
`
`Cc. BIT (c) (CRP LCI, RFAHEL O05 a CRTMM RefetDY V
`て、図７（ｃ）に示す工程では、素子分離１０５ａと素子形成領域Ｒefetのシリ
`IVER 1O1 EDEL SN CVS,
`コン基板１０１とが平坦化されている。
`[0012]
`　　　【００１２】
`(SSFADS RR LED ED SRE)
`　　【発明が解決しようとする課題】
`LALRAS, bikO LE D7 bY FSHEORF AMER AT SRR IE SIL
`　しかしながら、上述のようなトレンチ構造の素子分離を有する半導体装置では
`, DEFOE D ED bor.
`、以下のような問題があった。
`[0013]
`　　　【００１３】
`tRDbDb, BT (d) ICARTIRHRD OIE (Ce)
`ICR TIREBICBATT SBRIC,
`　すなわち、図７（ｄ）に示す状態から同図（ｅ）に示す状態に移行する際に、
`
`YY AV RMEIR 1 OO 8 OR GHEY FUT eT OCTET BDA 110 8a,
`シリコン酸化膜１０８の異方性エッチングを行って各サイドウォール１０８ａ，
`
`LOSbeRRKT SB, CDOLEA-N—DY FY TET IVER HS. LOF
`１０８ｂを形成するが、そのときオーバーエッチングを行う必要がある。このオ
`
`
`Rony FYAICED TC. BEDE O 5 a OKRMD & DE RAE CH IA
`ーバーエッチングによって、素子分離１０５ａの表面がある程度下方まで掘り込
`
`EWS.
`まれる。
`[0014]
`　　　【００１４】
`BKl8 (a),
`(b) lk, COL EORMIREY—A+ RUT YHA 1O6bDER
`　図８（ａ），（ｂ）は、このときの高濃度ソース・ドレイン領域１０６ｂと素
`FoHE1 O05 a LORACESUKLCRT IM CHS.
`子分離１０５ａとの境界付近を拡大して示す断面図である。
`[0015]
`　　　【００１５】
`FIR] (a) lompkDic, M7 (d) ICRP TRER7T (e) CHPLBED
`　同図（ａ）に示すように、図７（ｄ）に示す工程と図７（ｅ）に示す工程との
`HC. Bilipt ave RODD OIEAL CRIRE Y—A+ RUA pak 1 0 6
`間で、不純物イオンを斜め方向から注入して高濃度ソース・ドレイン領域１０６
`
`b EITM STARE ODS, SHPATHEL OO 5 am RHE CHIN FRO TWSOC
`ｂを形成する工程を行うが、素子分離１０５ａが下方まで掘れ下がっているので
`
`, COA AVEAOK, KBF-OBHEL O 5 a OURO RHICE CHB YAR
`、このイオン注入の際、素子分離１０５ａの端部の下方にまで高濃度ソース・ド
`
`V4 Vik 1 0 6 DARK ASNCLED. LEM, RIREEY-A+ REtY
`レイン領域１０６ｂが形成されてしまう。したがって、高濃度ソース・ドレイン
`mmkloOe6 be Fr AVA hy SHAM 15 E OUBEDSACL HAI B (ECH
`領域１０６ｂとチャネルストップ領域１１５との近接が生じ、接合耐圧劣化や接
`
`BU 7 OVW RKG ORG EH XS «
`合リークの増大等の不具合を招く。
`[0016]
`　　　【００１６】
`
`ee. M8 (b) ICRP EOC. BYREEY A+ RET Yeh 1 O06 DO Llc
`　また、図８（ｂ）に示すように、高濃度ソース・ドレイン領域１０６ｂの上に
`T i Ra HERR LC PA OY YU AV eERISSHEOY UGH PESTS bOI,
`Ｔｉ膜等を堆積して下方のシリコンと反応させるシリサイド化を行うものでは、
`YU SOY VU AY RRL OLERTOHELO5 a CORMICRR LT <
`シリサイド層がシリコン基板１０１と素子分離１０５ａとの界面に侵食しやすく
`TRO. VIA RPOROEY—-A+ PUY RMLOIC EF RVA bY TR
`なり、シリサイドからなるソース・ドレイン電極１０９ｃとチャネルストップ領
`
`M115 & OF CHM Bit OAKES H < [RIV b bok,
`域１１５との間で短絡電流の発生を招く虞れもあった。
`
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`
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`
`

`

`
`
`[se | BA
`LschtA]7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`[Hee] YZ 7-330112( 7. 12. 19)
`BH:
`9/
`31
`［特許］平 7-330112( 7.12.19) 頁: 9/ 31
`[0017]
`　　　【００１７】
`AE HAIL SICH A TR ENEbEBOCHY, ZOAMIL, ERO FD
`　本発明は斯かる点に鑑みてなされたものであり、その目的は、上述のサイドウ
`
`A -NIE KOROANE FY TICE BTA FTBEOHO PASO eB
`ォール形成の際のオーバーエッチングによる溝型素子分離領域の掘り下がりを防
`IE, S FREES SX Lc
`TRASTAE eA LRG, RAY 7
`止する手段を講ずることにより、溝型素子分離構造を有しながら、接合リークや
`LEA MMEOATL. BRSUTS D 72 VVOD Te PERE 78 ESEER OE ORE
`接合耐圧の劣化、短絡電流等のない微細かつ高性能な半導体装置及びその製造方
`ESHEETS CO LICHS,
`法を提供することにある。
`[0018]
`　　　【００１８】
`[REA MRT 6 7 DO FE)
`　　【課題を解決するための手段】
`aA 2 eMT SOIC, ABA OG CC MAREBIL, PTAO
`　上記目的を達成するために、本発明の講じた解決手段は、素子形成領域の半導
`SEAR CTE SR OTHE C OTIC.
`TRAYS PRED MIDSTBL << TRO KD 7REFEMD & IZ
`体基板と溝型素子分離との間に、溝型素子分離の側が高くなるような段差部を形
`RL, COREBICIA RUF VeERIEbOCHS, AARWICIA, PRA
`成し、この段差部にサイドウォールを設けたものである。具体的には、請求項１
`~ 5 (CaS 1SRRL, FORO ~ 1 2 [caSS EPMO RG
`～５に記載される半導体装置と、請求項６～１２に記載される半導体装置の製造
`FAK ENCBAY 5 FB te OT WYS
`方法とに関する手段を講じている。
`[0019]
`　　　【００１９】
`AEA OVS (MEITHRIN L (cack SOE DIC,REE be
`　本発明の半導体装置は、請求項１に記載されるように、半導体基板と、上記半
`ARTE OBB ICA IT DAVE se FIGa e , dse F ICk & FO A,
`導体基板の一部に設けられた素子形成領域と、上記素子形成領域を取り囲み、上
`nose PG AtHk & DAC hase FHIOREI EY BAT vy PIRI <
`記素子形成領域との間に上記素子形成領域の半導体基板よりもステップ状に高く
`72 BePeih 2 A LGRPEATBLD 5 72 OTSR EOE La Se TECk &
`なる段差部を有し絶縁性材料からなる溝型素子分離と、上記素子形成領域と溝型
`RLABEL OPO Bee OMI LICR SNEED YT RO ak eh
`素子分離との間の段差部の側面上に形成された段差部サイドウォールとを備えて
`
`WOo
`いる。
`
`[0020]
`　　　【００２０】
`= DFR MBAC LY.
`TEASEDBED shiAS |CR Se FDBED HR Ti 2 SFI aHE Ta D
`　この構成により、溝型素子分離の端部に溝型素子分離の表面が素子形成領域の
`“EE ASSERT LO I< ROKEMDRDIVTWO OC,AE
`半導体基板表面よりも高くなった段差部が設けられているので、半導体装置の不
`RUD TEBU EE RT ORO ART AY DIEAD ICKL DHE OTB RAO A
`純物拡散層を形成する際の不純物イオンの注入の際に素子分離の端部下方への不
`
`MMA AY OTEADMIESWVS, EK. VIVA RPRORAY—A+ UAVS
`純物イオンの注入が阻止される。また、シリサイドからなるソース・ドレイン電
`hike aT OH RAT OBAICb. RB ROA vickocyUdsT F
`極を設ける構造を採用する場合にも、段差部サイドウォールによってシリサイド
`EDO RAAORADPBLUIESICWADC, YrAs BUA Ve Fe RIVA b
`層の奥方への侵入が阻止されているので、ソース・ドレイン電極とチャネルスト
`y THEA D FEHEI + OICDSA T SOVIET SOEBCES,
`ップ領域等の基板領域との間に短絡電流が発生するのを防止することができる。
`LEB. C, THEIRSABE0 ERSTE] O57BEBRHE DK Pook Sv
`したがって、溝型素子分離における各半導体装置間の分離機能の低下が防止され
`
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`
`Page 13 of 165
`
`

`

`[BA |] AAAS
`LschtA]7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`[erat] “4 7-330112 ( 7. 12. 19)
`BE:
`10/31
`［特許］平 7-330112( 7.12.19) 頁: 10/ 31
`
`HIECRS,
`ることになる。
`[0021]
`　　　【００２１】
`me2 (CHM ATO KDC. PORTA Lic, baceet Roa
`　請求項２に記載されるように、請求項１において、上記段差部サイドウォール
`Zo ARRPEMTEL CHET DS OEM CES,
`を、絶縁性材料で構成することができる。
`[0022]
`　　　【００２２】
`fe SlCHM AMOK D(C. PORTAL ICBC, badePeake, 7
`　請求項３に記載されるように、請求項１において、上記素子形成領域に、ゲー
`hth, 7 — } AO MAM LOBBY 4 RY a eA TOMISFET
`ト電極，該ゲート電極の両側面上の電極部サイドウォールを有するＭＩＳＦＥＴ
`aie Ll, batet PU az vOd RE Eb -Be. Lice7 RD
`を形成し、上記段差部サイドウォールの少なくとも一部を、上記電極部サイドウ
`AMV EPIC RIT SO EBCES.
`ォールと同時に形成することができる。
`[0023]
`　　　【００２３】
`me4 (CHM ATO KDC. PRIA SICH, bach7 BOa
`　請求項４に記載されるように、請求項３において、上記電極部サイドウォール
`we, F— b aah OARO8 bidAERO EC BC PRREIR PL CIB RK
`を、ゲート電極の側面及び上記半導体基板の上に亘って保護酸化膜を介して形成
`
`SMEIEIE-EOBGOL ERY ) ay (bie CHR LL Eade Tt BOs
`されたほぼ一定の厚みのＬ字状シリコン窒化膜で構成し、上記段差部サイドウォ
`te, Se PTECHI & TES LPEC OTD BezEh O (Nl& OSE RTE
`ールを、上記素子形成領域と溝型素子分離との間の段差部の側面及び半導体基板
`
`DbLICA > CRIEPAILIR TTL CHBRENEMEIE -EBSOLERY) ay Bik
`の上に亘って保護酸化膜を介して形成されたほぼ一定厚みのＬ字状シリコン窒化
`WE CHER TSO EM CES,
`膜で構成することができる。
`[0024]
`　　　【００２４】
`CO OFFMRICKO, REMICRO SOHNE LERY ay B(bielc ko CHAT
`　この構成により、段差部に設けられたＬ字状シリコン窒化膜によって溝型素子
`FHEIC BUT 6 BERR IB TA © 77BPR BE OUR FOSBGIEEKWS, Lb. HARD
`分離における各半導体装置間の分離機能の低下が防止される。しかも、サイドウ
`
`AVERT BROAN By FUT(CET BASFE IU DS Ea
`ォールを形成する際のオーバーエッチングによっても溝型素子分離の膜厚が低減
`POIEDRV HEL TROO CC, REOMe/ DSS TOIEMAREL RS, Ul
`することのない構造となるので、段差の値を小さくすることが可能となる。した
`DBC, Po bhMBAS 2 HUTT SBROTEVEREE D ARREEK & TES
`がって、ゲート電極をパターニングする際の活性領域上の半導体基板と溝型素子
`STE L DST Dy bTRRGRICIEAT < OC, 7 bOFEEDS YO SERED AES SO
`分離とがフラットな状態に近付くので、ゲートの仕上がり寸法精度が向上するこ
`CIR,
`とになる。
`[0025]
`　　　【００２５】
`mee SCHR STO KDC. PORTA SICH C, bac tehtt B Oa
`　請求項５に記載されるように、請求項３において、上記電極部サイドウォール
`ROREDtY TET A-VEWPUbE YY AUR CHER LL. Lache +4 RD
`及び段差部サイドウォールをいずれもシリコン膜で構成し、上記電極部サイドウ
`AME LRT — b BRR OY U av SEAR E OPC Ia S 7RI CE
`ォールと上記ゲート電極及びシリコン基板との間に介設された絶縁膜と、上記電
`WB RDA VEDS LaF IRD Y—A+ REA Vb a RET LE
`極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上を経て上
`
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`
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`
`

`

`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`li/
`31
`［特許］平 7-330112( 7.12.19) 頁: 11/ 31
`
`FORE4 BO aC B SA MO LICK SN. VU GT RR DRAY—-A
`記段差部サイドウォールに至る領域の上に形成され、シリサイドからなるソース
`RUA VERE eS BDICRIT OO ED CES,
`・ドレイン電極とをさらに設けることができる。
`[0026]
`　　　【００２６】
`CC ORFRIC ED, REBT RD AVC KE SARI T A DEA BELIEBRA
`　この構成により、段差部サイドウォールによる不純物イオンの注入阻止機能と
`, VUT PELRICBU SY UT BB OMT~ Ole A BEIEMRHE & 2545 56 1VH
`、シリサイド化工程におけるシリサイド層の奥方への侵入阻止機能とが得られる
`> LAb. BB Ram, YoA+ PUT VPROREDYT RO a
`。しかも、電極部サイドウォール，ソース・ドレイン領域及び段差部サイドウォ
`MICA SIAVVEMO LlOV U4 BBP OROY A+ BUA VERS RIT 5
`ールに亘る広い領域の上にシリサイド層からなるソース・ドレイン電極が設けら
`CWS OC EBORRDS6ODIY AT LOTRMAAD OME’ 720. (aH
`れているので、上層の配線からのコンタクトの形成が容易かつ確実となり、信頼
`PEAT EDS & © BIC PTGMIND EO (BAS FYHE C TRO
`性が向上するとともに素子形成領域の面積の低減が可能となる。
`[0027]
`　　　【００２７】
`AE AAICR OB 1 OBER OMGATIAIL, FRAG (CHM ANSE DIC,
`　本発明に係る第１の半導体装置の製造方法は、請求項６に記載されるように、
`ESSE LIC BME BRT ABIL OL, EaCReERO Lic bachee &
`半導体基板上に酸化膜を形成する第１の工程と、上記酸化膜の上に上記酸化膜と
`
`(LEEZE SIABL CHER SSD FUT A by SEH5H 2O THLE, bic
`は異なる材料で構成されるエッチングストッパ膜を堆積する第２の工程と、上記
`
`DyF UTA by ROD SRP THERM L EO ES Spe OL. CORA
`エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、この開
`
`HBO PSA Dy FUT UCR EBM OH 3 O TLL, LacieOR
`口部の半導体基板をエッチングして溝部を形成する第３の工程と、上記溝部の深
`
`SMObP YF UTA by GRO RE 2 OM MELA E OIE A.D Hai& BI (S
`さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの絶縁膜を全面に
`HERAT DARA DLL. Liciteitetas HER S CRIBD-HIReDie bb
`堆積する第４の工程と、上記絶縁膜が堆積された状態の半導体基板を少なくとも
`
`bitty F uA A by NRORMORHT OE CHET SEE SIC. Laci
`上記エッチングストッパ膜の表面が露出するまで平坦化するとともに、上記溝部
`
`(c _hadse FF Bina Ik % HY) BACTSe FPHE TERT OBS OLR, Dy Fv
`に上記素子形成領域を取り囲む溝型素子分離を形成する第５の工程と、エッチン
`
`TICkLO, De eb bE Y FU TA by SRR OMEEES BRA LL ESR
`グにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し、上記素子
`WeWc& TA Se OPHE & OPAC bieA 38 FOAE (US base FE keBU DF
`形成領域と溝型素子分離との間に上記溝型素子分離の側が上記素子形成領域の半
`REED BAT y TIRIC << ROKR MAE OBOOTHL. Lid
`導体基板よりもステップ状に高くなった段差部を露出させる第６の工程と、上記
`FEAR LIC 77 — | ER OMGEI 2 HERR LictR. DES EIR Db Die < b b7— hb
`基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくともゲート
`HMB NA —-H UTP ORT OLFEL. EAR OAL IC MARI HERR LICR. HB
`電極をパターニングする第７の工程と、基板の全面上に絶縁膜を堆積した後、異
`
`FER FUAICEO, Kib BM RO Lit REDO 4AM ECEa
`方性エッチングにより、上記ゲート電極及び上記段差部の各側面上に上記絶縁膜
`DOERSZV PVA -VEBRMIT SB 8OTML, bi bh eMOMmMMOR
`からなるサイドウォールを形成する第８の工程と、上記ゲート電極の両側の素子
`FE nCHa D EARAR AC ABR AD BAL TY A RUA VR ERT SB
`形成領域の半導体基板内に不純物を導入してソース・ドレイン領域を形成する第
`
`
`
`IDLE L BMA CWS.
`９の工程とを備えている。
`
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`
`

`

`[ee| BAe
`[Senta] oF 7. 12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`LePE] YE 7-330112 (_7. 12. 19)
`H:
`12/31
`［特許］平 7-330112( 7.12.19) 頁: 12/ 31
`[0028]
`　　　【００２８】
`I OFREIC ED. FB 6 DLAI T LC BEBE CSR FTE BCHEM D ERE ARE LTE
`　この方法により、第６の工程が終了した段階で素子形成領域の半導体基板と溝
`AY SROBEC OMICREMBAIBRM SI CWSOC, BID LEICK 5 FMT
`型素子分離との間に段差部が形成されているので、第９の工程における不純物イ
`AUVOIEAKOBRIC. TASTE oe FOTN OARDT A DIA DS BELLE & tu
`オンの注入の際に、溝型素子分離の端部下方への不純物イオンの注入が阻止され
`
`So. KK. BIC Y-— A+ PUT VORA Y U4 PET OBES,
`る。また、後にソース・ドレイン領域の表面付近をシリサイド化する場合にも、
`HRI DS 5 TRO REMOVAL RUA viCkoCV UT FBORBGRORAIL
`絶縁膜からなる段差部のサイドウォールによってシリサイド層の奥方への侵入は
`PAIK NS, LEM, RAMEOAIECRAY -—7SeMIkE CE SEE BIC
`阻止される。したがって、接合耐圧の劣化や接合リーク等を防止できるとともに
`LITA RAVEN E Fe RIVA bh vy PHAM DO FERAI L DRL LTE DFE
`、ソース・ドレイン電極とチャネルストップ領域等の基板領域との短絡電流の発
`Hee Pik CX 4,
`生を防止できる。
`[0029]
`　　　【００２９】
`aa RI 7 (CACM AMO LIC. ORM S(CKVYC, hit 2O0 TCI, D7
`　請求項７に記載されるように、請求項６において、上記第２の工程では、少な
`
`CER LCS 8OLEICKI SAAN Dy FUT RES BUC, bidB6 OL
`くとも上記第８の工程におけるオーバーエッチング量を考慮して、上記第６の工
`
`
`Re CAT EEL, LORE e AT OREM ORH SNS LIICD YF UTA RY
`程で所定値以上の高低差を有する段差部が露出されるようにエッチングストッパ
`
`ORE a EDOSIEMCES,
`膜の膜厚を定めることができる。
`[0030]
`　　　【００３０】
`
`COFTBICEO, FOOTRICBWCEyY FY TA by SRE RELEE KIT
`　この方法により、第６の工程においてエッチングストッパ膜を除去したときに
`
`SANK DY FY TRC EL OTRAS BED NR Ze SLIA PUTER FEDS HEDR S
`、オーバーエッチング量による溝型素子分離の膜減りを見込んだ高低差が確保さ
`1S, LEM, RAC OPFADAMICH ONS S EITM,
`れる。したがって、請求項６の作用が有効に得られることになる。
`[0031]
`　　　【００３１】
`AEC SB 2 OVS (ROMA IKIL, FRA 8 [CHM SNS KIC,
`　本発明に係る第２の半導体装置の製造方法は、請求項８に記載されるように、
`EE SSELICEAL OLE, EaCReEO LIC 7 — b etme
`半導体基板上に酸化膜を形成する第１の工程と、上記酸化膜の上にゲート電極と
`TRO 1 OM GIRZHET SB2O TRL, bid 1 OM GIRO 9 DIR TO
`なる第１の導電膜を堆積する第２の工程と、上記第１の導電膜のうち溝型素子分
`
`AESR LEDGES SMe BAA LL. COPA MOREE e Ey FUT LT
`離を形成しようとする領域を開口し、この開口部の半導体基板をエッチングして
`TEEBA IBMT OF 2SOLRL. LideBORS RO LIC1 OS AIR O IE 2 Hn
`溝部を形成する第３の工程と、上記溝部の深さ及び上記第１の導電膜の膜厚を加
`ATMEL EOVIEAO HAIR EMC HERROF 4 OTF LLLaCHERR S
`えた値以上の厚みの絶縁膜を全面に堆積する第４の工程と、上記絶縁膜が堆積さ
`
`AUC TRRRO-FEAE, Dies bb bales 1 OM BIRORMA BAT SEH
`れた状態の半導体基板を、少なくとも上記第１の導電膜の表面が露出するまで平
`SA{ETF OEE BIC. bacieble Lacs FG Weae2 AYO GE te Se 0BE TZ
`坦化するとともに、上記溝部に上記素子形成領域を取り囲む溝型素子分離を形成
`SOARS OLE, babe neEROSH ECYR< bb EMT b he
`する第５の工程と、上記平坦化された基板の全面上に少なくとも上部ゲート電極
`CRO 2 OUI A HERAT OBO OLR, bit 1 RO 2 OMENS
`となる第２の導電膜を堆積する第６の工程と、上記第１及び第２の導電膜から少
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`

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`[Sea | ARS
`LseppA ] Y% 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`Leet] 22 7-330112 ( 7. 12. 19)
`H:
`138/31
`［特許］平 7-330112( 7.12.19) 頁: 13/ 31
`
`IR EDT— bh aMBEANAE-—HaVITITHSLE SIC. hit P IHWH LAS
`なくともゲート電極をパターニングするとともに、上記素子形成領域と溝型素子
`OTHE & DPC _EaR SR FDBE DAB DS ELS TECED ERA KO BAT
`分離との間に上記溝型素子分離の側が上記素子形成領域の半導体基板よりもステ
`
`Y TRICE < 780 BRED RM SES BT OLE. SROLIC MRM
`ップ状に高くなった段差部を露出させる第７の工程と、基板の全面上に絶縁膜を
`
`HERR Lic, BOM Dy FU TICE YO, bid — bE ROhice OMA
`堆積した後、異方性エッチングにより、上記ゲート電極及び上記段差部の各側面
`IC EAR 6 ROVA RDaE ORS OTHE, bite — be
`上に上記絶縁膜からなるサイドウォールを形成する第８の工程と、上記ゲート電
`HED Til(Bll DSB FE ACI D EATER ACARD EAL TY A+ REA A
`極の両側の素子形成領域の半導体基板内に不純物を導入してソース・ドレイン領
`ik FBRSO OLFEL AACS,
`域を形成する第９の工程とを備えている。
`[0032]
`　　　【００３２】
`COFAKICKE YO. FORO CAROVAAGSNSEL BIC, F—b RO
`　この方法により、請求項６と同様の作用が得られるとともに、ゲート電極のパ
`H-=UVPTFECIL, ERMAMRA IVI TZ y b7RRIBE RO TWSOC, Fo-+h
`ターニング工程では、基板全面がフルフラットな状態となっているので、ゲート
`MED? AY —-ay TED ESTS,
`電極のパターニング精度が向上する。
`[0033]
`　　　【００３３】
`fa RIN O (CACM AMOK IIC. POR BICKVYC, hi 2O0 TCI, D7
`　請求項９に記載されるように、請求項８において、上記第２の工程では、少な
`
`CERLCS 8OLEICKI SANDY FUTRESBUC bids 7 OL
`くとも上記第８の工程におけるオーバーエッチング量を考慮して、上記第７の工
`
`
`Fa CAT EMBL, ED RRA e AS S BEDS Be SVS LD 1c be AR DE & JE
`程で所定値以上の高低差を有する段差が露出されるように上記導電膜の膜厚を定
`
`DWHUEMCES,
`めることができる。
`[0034]
`　　　【００３４】
`COFAEICKE YO, FRAT EMMROPEA DE 56IS,
`　この方法により、請求項７と同様の作用が得られる。
`[0035]
`　　　【００３５】
`aA RIA 1 OCHO SMO LIC, PRIS MIF 8ICBKW CT, Lid 9 OLS
`　請求項１０に記載されるように、請求項６又は８において、上記第９の工程を
`RT LERIC, DRS EB LIV A+ RUT VP ORAM UEO HIME YU
`終了した後に、少なくとも上記ソース・ドレイン領域の表面付近の領域をシリサ
`A PETS TES S OICRITS OI EBCES,
`イド化する工程をさらに設けることができる。
`[0036]
`　　　【００３６】
`COTREIC EO, (ERGO Y—A+ RUA VEE RAN AOC, (RAED
`　この工程により、低抵抗のソース・ドレイン電極が形成されるので、低電圧か
`ORR CHET 6MRED IE RESID OEIC.
`つ高速で作動する半導体装置が形成されることになる。
`[0037]
`　　　【００３７】
`aARA 1 1 (CHO SMO LIC, RIG MIL 8ICKWY CT, Lite 7 O LEO
`　請求項１１に記載されるように、請求項６又は８において、上記第７の工程の
`LIL 8 O LARO AIC AIK O Ai LC PRE A ER HEFT BS LAB SCR
`後上記第８の工程の前に基板の全面上に保護用酸化膜を堆積する工程をさらに設
`iF, Eades 8 OTF CL, badteie AWebIRO Lictt RO aie RAY a
`け、上記第８の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
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`
`

`

`[SHR | PARE
`Lscht A] 7.12.19
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`[eet] 32 7-330112(_7.12.19)
`Ez:
`14/31
`［特許］平 7-330112( 7.12.19) 頁: 14/ 31
`
`VINE 7 FAIRE L 2 RUCHEREL. LEE 27 NIB Sy 7 OC LR
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`— bBR OBER OMITICbat U aSBENFR TPF OT OOV
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`ADRIL. BV AZ eA C bidy U a eb Lae|A OBE
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`MBOMAICHA BV a-VERSL PRY AV BEREAN -HaVT LER,
`部の側方にサイドウォールとなるＬ字状シリコン窒化膜をパターニングした後、
`hiv AnZ eRAETSEIICITILCEWBCES,
`上記マスクを除去するように行うことができる。
`[0038]
`　　　【００３８】
`COFRICE YO. RMICRESNEL PRO BERD 56 ROBERT RO
`　この方法により、段差部に残されたＬ字状の窒化膜からなる段差部サイドウォ
`—VOFFFEIC LOC, FIDO TICBI B7 AVIEADORICK
`IT ORF ABE O tis
`ールの存在によって、第９の工程におけるイオン注入の際における素子分離の端
`
`ub PA AOARMDT AY OVTEADSAIESIUS, EK. VU GT BRORAY—-A
`部下方への不純物イオンの注入が阻止される。また、シリサイドからなるソース
`SBS Vee RU OL RICIT I EDICL EPRI b. VU AV BIRD
`・ドレイン電極を設ける工程を後に行うようにした場合にも、シリコン窒化膜か
`bRAREBtYT RI A—vIiCko CVU SS SBORAAORADSSAIE SVS
`らなる段差部サイドウォールによってシリサイド層の奥方への侵入が阻止される
`
`> Lb. B8OTHICBWC, YA RU A-VEBRT SROA- NHS F
`。しかも、第８の工程において、サイドウォールを形成する際のオーバーエッチ
`VT DT DIV b, HERBST HED LICRHEAAR SHER UC WOO, THE
`ングが行われても、溝型素子分離の上に保護用酸化膜が堆積されているので、溝
`FSR ATBED BOO ASE