[特許]1995-192181 (07.07.27)
`
` )新法
`出願 (1) ( 07-192181)(07.07.27) 記号 (2020270178) 出願種別(01
`公開
`国内優先 (0)
` (
`)(
`) 公開基準日 (07.07.27)
`公告
` (
`)(
`) 優先 (
` ) 他 国
` )
`審判 ( )(
`)(
`) 担当 ( )(
`登録
` (
`) (
`) 異議 ( 0) 請求項数 ( 17) 出願料金( 21,000)
`公決
` (起
`)(担 ) 文献 ( ) 新規性 (0) 菌寄託 (0) 公害 ( )
`査定 ( ) (起
`)(担 ) 前置 (
`) 解除 (
`)公序・要約(0)
`(発
`)(官
`) 審査・評価請求( 0-2) 未請求(0) 自動起案( )
` (A11)(08.12.19)
`最終
`公開準備 (1) 早期審査 ( )
`変更先 (1)( 08-191740)(01
`) 審決 ( )( )
`)( )種別(
`原出願( )(
`) 最新起案日 (
`期間延長 (
`)国際出願(
`) 翻訳提出 (
`) (
`公表 (
`) 国際公開 ( )
`(
`再公表
`公開IPC4 H01L 21/90 DFIC 指定分類IPC
`公告IPC
`半導体装置及びその製造方法
`名称
`出願人 代表( ) 種(2)コ-ド(000005821) 国(27) パナソニック株式会社 ＊
`大阪府門真市大字門真１００６番地
`代理人 種(1)コ-ド(100077931) 前田 弘
`種(1)コ-ド(
`) 小山 廣毅
`種(1)コ-ド(100100262) 松永 勉
`)
`中間 (A63 )特許願 07.07.27( 21,000)完 (A96-1 )職権訂正07.10.05(
`記録 (A84-1 )優先請求08.06.06( ) (A86-1 )閲覧請求17.06.20( )
`新出願
`国内優先(先)
`国内優先(後) 1 08-191740(08.07.22)
`
`)
`)
` )
`
`Global Foundaries US v. Godo Kaisha
`Global Ex. 1019
`
`Page 1 of 47
`
`

`

`［受付日］平 7. 7.27
`
` 頁: 1/ 2
`
`［書類名］特許願
`［特許］平 7-192181( 7. 7.27)
`
`【書類名】
`
`特許願
`
`【整理番号】
`
`2020270178
`
`【提出日】
`
`【あて先】
`
`平成 7年 7月27日
`
`特許庁長官 殿
`
`【国際特許分類】
`
`H01L 27/118
`
`H01L 21/82
`
`【発明の名称】
`
`半導体装置及びその製造方法
`
`【請求項の数】
`
` 17
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`瀬川 瑞樹
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`宮永 績
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`藪 俊樹
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`中林 隆
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`上原 隆
`
`Page 2 of 47
`
`

`

`［書類名］特許願
`［特許］平 7-192181( 7. 7.27)
`
`［受付日］平 7. 7.27
`
` 頁: 2/ 2
`
`【特許出願人】
`
`【識別番号】
`
`000005821
`
`【氏名又は名称】 松下電器産業株式会社
`
`【代表者】
`
`森下 洋一
`
`【代理人】
`
`【識別番号】
`
`100077931
`
`【弁理士】
`
`【氏名又は名称】 前田 弘
`
`【選任した代理人】
`
`【識別番号】
`
`100094134
`
`【弁理士】
`
`【氏名又は名称】 小山 廣毅
`
`【選任した代理人】
`
`【識別番号】
`
`100100262
`
`【弁理士】
`
`【氏名又は名称】 松永 勉
`
`【手数料の表示】
`
`【納付方法】
`
`予納
`
`【予納台帳番号】 014409
`
`【納付金額】
`
` 21,000円
`
`【提出物件の目録】
`
`【物件名】
`
`明細書 1
`
`【物件名】
`
`図面 1
`
`【物件名】
`
`要約書 1
`
`【包括委任状番号】 9006026
`
`【包括委任状番号】 9110638
`
`【プルーフの要否】
`
`要
`
`Page 3 of 47
`
`

`

`[Senha] % 7. 7.27
`Lee | BAe
`［受付日］平 7. 7.27
`［書類名］明細書
`[ert] 32 7-192181( 7.
`7. 27)
`Bi:
`1/33
`［特許］平 7-192181( 7. 7.27) 頁: 1/ 33
`(BH% ]
`FY rh
`【書類名】
`明細書
`GEHOAR]) SRERUT ORT IE
`【発明の名称】 半導体装置及びその製造方法
`CraFan ok © #0 )
`【特許請求の範囲】
`(eR 1) PERSE ,
`【請求項１】 半導体基板と、
`Emi aS bad PS AERO R HEY SRBC < EO LD ICBM SRF
`上面が上記半導体基板の表面よりも階段状に高くなるように形成された素子分
`FA &
`離と、
`
`aS FoBECHE 1 Te EERSESS RD ZL LCS UTE EO TE
`上記素子分離で囲まれた半導体基板内に不純物を導入して形成された複数の活
`PERE &
`性領域と、
`EadiePenem & SAPOHE LC OD _EICPR 3 CHEM Se isi&
`上記活性領域と素子分離との上に跨って形成された絶縁膜と、
`LaciO— ibe BAA UL CIRM SID 78 <b bMS Laciea O Ki
`上記絶縁膜の一部を開口して形成され少なくとも一部分が上記活性領域の表面
`
`ECHEtTSIV4a7 bR-WVE,
`まで到達するコンタクトホ－ルと、
`bacitiigheoO ERObia 27 bAROVAICIERR SC EaPEea
`上記絶縁膜の上及び上記コンタクトホール内に形成されて上記活性領域に接続
`SIVH LNB BCR
`される上層配線と
`WN ATC & RABE TSSR
`を備えたことを特徴とする半導体装置。
`(HORT 2)|FORT 1 FROREICBVT,
`【請求項２】 請求項１記載の半導体装置において、
`AREE ORE TAB LOANZY SIC koC, bio AYe7 bAR-NO
`半導体装置の製造工程上のバラツキによって、上記複数のコンタクトホールの
`IbDE< EbK-MOAY AT ANAS LeePEMA ORE25 List
`うち少なくとも一部のコンタクトホールが上記活性領域内の表面上から上記素子
`ATBEEICEB 2 CHER AN CWS FLERE TSMEE
`分離上に跨って形成されていることを特徴とする半導体装置。
`(HORI)|FORT 1 FM OMEICBVT,
`【請求項３】 請求項１記載の半導体装置において、
`DIRS E bMS LiCRF ABE EICATIET OE DICHS AVAAIT & S
`少なくとも一部分が上記素子分離上に位置するように形成された配線部材をさ
`
`(AZ.
`らに備え、
`hitavs 7 ba DS bacRETM OR MD 6 4 WAREAICET S ac
`上記コンタクトホ－ルが上記活性領域の表面から当該活性領域に隣接する上記
`BORED O LICR CHBMEIVTHBY Y
`配線部材の上に跨って形成されており、
`bic KS Ace, bacdseAB E ORCA IC b ewe SIV CWSI ERLE
`上記上層配線は、上記素子分離上の配線部材にも接続されていることを特徴と
`TO ERSTE
`する半導体装置。
`(HORTA)
`FORIA1,
`2 RIL 3 AROME BICKVY TC,
`【請求項４】 請求項１，２又は３記載の半導体装置において、
`
`bacirPETKOR MD 5 Lise TF OHED LMICE SE COME MB OM Mm LICK
`上記活性領域の表面から上記素子分離の上面に至るまでの階段部の側面上に形
`SS TUBERBLD 5 78 BOTHER OB a mb eS ICM,
`成され絶縁性材料からなる分離部サイドウォールをさらに備え、
`hitav Fs 7 bR- VLbaHER YT BO am O LICR CHM SITY
`上記コンタクトホールは上記分離部サイドウォールの上に跨って形成されてい
`
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`
`Page 4 of 47
`
`

`

`
`
`[SeppA] 7. 7.27
`[4 | AA
`［受付日］平 7. 7.27
`［書類名］明細書
`Were]OF7-19218107.7.27)8B
`［特許］平 7-192181( 7. 7.27) 頁: 2/ 33
`SLLERML TS HARE
`ることを特徴とする半導体装置。
`
`(ORTH 5S)|FORT 1 FO MEIC BVT,
`【請求項５】 請求項１記載の半導体装置において、
`bacMRIRORAe al KaaPeikoORin + LiRTOHEO LL OHO
`上記絶縁膜の厚みをａ、上記活性領域の表面と上記素子分離の上面との間の高
`
`(Reb. bia Fe 7 bA- LIBRO MRO Dy FUTU—bheERIL, £
`低差をｂ、上記コンタクトホール形成時の絶縁膜のエッチングレートをＥR1，上
`AIA bh NIBIEO bats FRED Ey FUT beERZ, bachre
`記コンタクトホール形成時の上記素子分離のエッチングレートをＥR2、上記活性
` H
`TIM O AR AUDILBCR S 2D. bid ay #7 RARERO HARRI OAN =
`領域の不純物拡散深さをＤ、上記コンタクトホール形成時の絶縁膜のオーバーエ
`YI VTEIGEOE ELEESIC. FRR
`ッチング割合をＯE としたときに、下記不等式
`OE XaX (ER2“ER1) Sb+DX (2/10)
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`PMO WOKDICEMABOTE, MEDSRE SIV CWS CE ERME TS
`が成り立つように上記各部の寸法，材料が設定されていることを特徴とする半導
`(ASS
`体装置。
`(ORTHO)|FORT 1 FRO AM ICBVYT,
`Bu
`【請求項６】 請求項１記載の半導体装置において、
`LaciGrEiko KIcBmR&s iP bE, bid 7b BOMCALE
`上記活性領域の上に形成されたゲート電極，上記ゲート電極の両側方に位置す
`ATAPETA CIBRR SIVEY As RUST VAM OLid 7 — | REO LICHRK
`る活性領域内に形成されたソース・ドレイン領域及び上記ゲート電極の上に形成
`SNKT— b LIRA AT OPFET 2 & 5c Z,
`されたゲート上保護膜を有するＦＥＴをさらに備え、
`balay e7 bRoVI hI YA + PUT VU peky b Ea 7 — b EPReT
`上記コンタクトホールは、上記ソース・ドレイン領域から上記ゲート上保護膜
`ODES ERMC > CBR AN CWS SEE RML TSPEE
`の少なくとも一部に跨って形成されていることを特徴とする半導体装置。
`(HORTA 7)|FORT 4 FRO MIC BVT,
`【請求項７】 請求項４記載の半導体装置において、
`LaCIRPERU ICISEP b EH, SOMA ICALIE TS BEE ATERR NIT
`上記活性領域に形成されたゲート電極，その側方に位置する半導体基板内に形
`MANE Y—-A+ PUT Vie, Lid 7 — b BO LICR NET— b ERE
`成されたソース・ドレイン領域，上記ゲート電極の上に形成されたゲート上保護
`FER Obad 7 — | eR HT EICIBRM SAVE 4 RO ae At SF
`膜及び上記ゲート電極の両側面上に形成された電極部サイドウォールを有するＦ
`
`ET2& 5ICiz,
`ＥＴをさらに備え、
`ACOHA BO alld, Lace TOR a ov & ICI IVI
`上記分離部サイドウォールは、上記電極部サイドウォールと同時に形成された
`BDCHELE BME T SAP
`ものであることを特徴とする半導体装置。
`(HRS)|FARIA MIL 7 EKO VRP TIC BVT,
`【請求項８】 請求項６又は７記載の半導体装置において、
`acaRIROE A a, bid — b EPRBIRO EAS co. bata 7 bA—
`上記絶縁膜の厚みをａ、上記ゲート上保護膜の厚みをｃ、上記コンタクトホー
`VIGRIREO bactitRhiOmtyFUTU—heERL, baa? 7 bERK
`ル形成時の上記絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時
`DO Lit 7— b EREIO my FU TU bheERS, bas 7 bE
`の上記ゲート上保護膜のエッチングレートをＥR3、上記コンタクトホール形成時
`D LacittiIRO A—AN\— my FU TRIG eOE ELKRERIC. Paths
`の上記絶縁膜のオーバーエッチング割合をＯE としたときに、下記不等式
`OE XaX (ER3/ER1) <c
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`
`
`
`
`
`Page 5 of 47
`
`Page 5 of 47
`
`

`

`[SrA] 7. 7.27
`[Sei | BANS
`［受付日］平 7. 7.27
`［書類名］明細書
`[FF]YE719218107.7.27)88
`［特許］平 7-192181( 7. 7.27) 頁: 3/ 33
`DMO WOLDIChCAMOTIE, MPSRESIVOWS LE RRB E TS BE
`が成り立つように上記各部の寸法，材料が設定されていることを特徴とする半導
`Ast [at
`体装置。
`(RO)|FORT 1 OARIBICBVT,
`【請求項９】 請求項１記載の半導体装置において、
`
`baciPEtOAD» 6 bata FRED Ei ECO PAB ABH hl DEAE ZR
`上記活性領域の表面から上記素子分離の上面までの階段部側面の半導体基板表
`MCT SRA REIL, TORRE CH SIE ERM ET SME IE
`面に対する傾斜角度は、７０度以上であることを特徴とする半導体装置。
`MW
`Ci1 OO]
` AAZEREIC. SESRSET DBBeKIC ie < 78 O ET
`【請求項１０】 半導体基板上に、半導体基板面から階段状に高くなる上面
`RAT ORF THESIMS OAC
`を有する素子分離を形成する工程と、
`
`it PRE OD Litse FORE CA EO TEPER RMD AT OLE
`上記半導体基板の上記素子分離で囲まれる活性領域に不純物を導入する工程と
`
`、
`
`
`
`LaCTEVEREIMROS FAHED IC MARIA HERETO LAB L
`上記活性領域及び素子分離の上に絶縁膜を堆積する工程と、
`aeRO Llc, EacyeVEfai~Oay ae 7 hR-VERMI SE OOBAA
`上記絶縁膜の上に、上記活性領域へのコンタクトホールを形成するための開口
`MAT OV AT BM CIMT SLL,
`部を有するマスク部材を形成する工程と、
`Lily % 7 FAT OBA BBC dO MARA we FU TICE ORAL, S SICA
`上記マスク部材の開口部にある絶縁膜をエッチングにより除去し、さらに所定
`
`DAN DV FY TRIO CU AVEDbhR-VEGMKIT STEELE,
`のオーバーエッチングを行って、コンタクトホールを形成する工程と、
`EAMERIRO ERObitsy 87 ba AIC _ERIEBtak CBSE 1B EJB
`上記絶縁膜の上及び上記コンタクトホール内に上記活性領域に接続される上層
`FcR a EMT SLAB eli ZX.
`配線を形成する工程とを備え、
`Lily AT A IER STEAL, FH hYUVYAFAT AHR SAV AIS
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`
`TBA CEBMAIC Livy AT BM OBA BAS Late TOMES BERV EDICTS
`れが生じた場合に上記マスク部材の開口部が上記素子分離を含まないようにする
`EK OOV AVY eRIE LBW EL ERB LT SEBO MIEDIK,
`ためのマージンを設定しないことを特徴とする半導体装置の製造方法。
`CRRA 1 1) ORT O FRORE OREDIKRICB YC,
`【請求項１１】 請求項１０記載の半導体装置の製造方法において、
`heave 7 ROVERS SRC, acto EA# al bacyere
`上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記活性
`
`PIMOR Mm ¢ Lise OREO Lint ORO RRs b. bidttRRoOry FUT
`領域の表面と上記素子分離の上面との間の高低差をｂ、上記絶縁膜のエッチング
`
`LU—-heERI, Eat OHDOT YF UTU—heERZ, baciaemo Amy
`レートをＥR1，上記素子分離のエッチングレートをＥR2、上記活性領域の不純物
`
`PEBUR ES &D, bactitiitlROAmy FUYTRIG EOE ELKEERIC. Fad
`拡散深さをＤ、上記絶縁膜のオーバーエッチング割合をＯE としたときに、下記
`RGA
`不等式
`OE XaX (ER2/“ER1) Sb+DX (2/10)
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`PMO WORDICTIC EERE TSMEE
`が成り立つように行うことを特徴とする半導体装置。
`CRRA 1 2) FRA O FROAR ORE IKICBVY TC,
`【請求項１２】 請求項１０記載の半導体装置の製造方法において、
`Lily AT A IER STEAL, FH hYUVYAFAT AHR SAV AIS
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`
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`
`Page 6 of 47
`
`

`

`[Senha] % 7. 7.27
`Lee | BAe
`［受付日］平 7. 7.27
`［書類名］明細書
`[ert] 32 7-192181( 7.
`7. 27)
`Bi:
`4/33
`［特許］平 7-192181( 7. 7.27) 頁: 4/ 33
`TUABTRWE LIE KC LAY AT BT OBA ABBAS LaceFEO72 <b bP
`れがないとしたときに上記マスク部材の開口部が上記素子分離の少なくとも一部
`RATS KE DICER LCV AY MATERSob RE TS ERIE DO
`を含むように位置決めしてマスク部材を形成することを特徴とする半導体装置の
`RETTIA,
`製造方法。
`(HORTA 1 3)
`FARIA 0 RO ORME EO RETIAICRVY CT,
`Bu
`【請求項１３】 請求項１０記載の半導体装置の製造方法において、
`bade tOBE ECARAIS 2 IBMT SL SE BIC.
`上記素子分離上に配線部材を形成する工程をさらに備え、
`Liv AZ MER S ST CIA, Lady 27 AMT OBA BAS LaciePEpk
`上記マスク部材を形成する工程では、上記マスク部材の開口部が上記活性領域
`KOLickleeeyt OD a2 bb-Me At LIMIT SI La RRAE TORE
`及び上記配線部材の少なくとも一部を含むように形成することを特徴とする半導
`(REE TE © BeYE,
`体装置の製造方法。
`(RH 1 4) FRA OMOEAREOMETKICKW TC,
`【請求項１４】 請求項１０記載の半導体装置の製造方法において、
`bat TOREZ BRT STOR IC. badierenakkKICMISFETO7—}h
`上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`HMEROUT — b HRA EMS SLL,
`絶縁膜及びゲート電極を形成する工程と、
`hac 7— b eehi, TEPEROSS FATHED EICU AT BY a VAG FA intiHe Ze
`上記ゲート電極，活性領域及び素子分離の上にサイドウォール形成用絶縁膜を
`HERR Lick, ROME Dy FUT e{IOC, bit7 bE MA lcEB
`堆積した後、異方性エッチングを行って、上記ゲート電極の両側面上に電極部サ
`A BUA VERIO, Lite SORE CEMT+ ORO BEBO (A io LE
`イドウォールを形成する一方、上記素子分離と活性領域との間の階段部の側面上
`(CSHEEB4 RD Ae IBMT OLE
`に分離部サイドウォールを形成する工程と
`ES BCR ATEN & ERLE TSRRB OD MIEDIK,
`をさらに備えたことを特徴とする半導体装置の製造方法。
`(ORR 1 5)
`FARIA 0 FRO ORME EO RUETIEICRVY CT,
`【請求項１５】 請求項１０記載の半導体装置の製造方法において、
`Lite FOHEe BERT OLE O RIC, bacieteikKICMISFETO7—}
`上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`ARM,
`«7 — b EER OERBLD 5 78S 7 — b EPRIBLCe ST
`絶縁膜，ゲート電極及び絶縁材料からなるゲート上保護膜を積層して形成する工
`
`
`
`TEX & BCG A,
`程をさらに備え、
`Lily AT A IER STEAL, FH hYUVYAFAT AHR SAV AIS
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`
`BAC CH hit y AZ HM OBA OBS Lad7 b ERE OBS EE Zev E
`れが生じても上記マスク部材の開口部が上記ゲート上保護膜の一部を含まないよ
`ISS ORMODV-VV eR RITOO ETE S PIR UC VAT AA IRS So
`うにするためのマージンを設けることなく位置決めしてマスク部材を形成するこ
`& eM LT SPE EE OMETI,
`とを特徴とする半導体装置の製造方法。
`(ORR 1 6)|FARIA 5 ARO ORME ORETIAICRVY CT,
`【請求項１６】 請求項１５記載の半導体装置の製造方法において、
`Lily AT A IER STEAL, FH hYUVYAFAT AHR SAV AIS
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`hasmewwe LELKICEERY AY BBM OBA BAS Lad 7— b LARO- BEG
`れがないとしたときに上記マスク部材の開口部が上記ゲート上保護膜の一部を含
`TPE DICAIIRYD LCV AT EM IBS SH ML RL TSSIO Be
`むように位置決めしてマスク部材を形成することを特徴とする半導体装置の製造
`THB.
`方法。
`
`Page 7 of 47
`
`Page 7 of 47
`
`

`

`[Senha] % 7. 7.27
`Lee | BAe
`［受付日］平 7. 7.27
`［書類名］明細書
`[ert] 32 7-192181( 7.
`7. 27)
`Bi:
`5/33
`［特許］平 7-192181( 7. 7.27) 頁: 5/ 33
`(R817)
`FORT 1 OO MIL 1 6 PRO LS KERORIETIEICBVYTC
`【請求項１７】 請求項１５又は１６記載の半導体装置の製造方法において
`
`、
`
`
`
`
`
`bela Vve7 bR-VERMIT S LEC, Eacieg@ORAeZ a, bide —
`上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記ゲー
`
`b EPRHEIRO BA c. LicditttxihoOry FYA7U—bheERI, bid7— bh ER
`ト上保護膜の厚みをｃ、上記絶縁膜のエッチングレートをＥR1，上記ゲート上保
`
`
`meIRODy FUP U—heERS, bactittlko a—7\—-cyFUYTEGeOE &
`護膜のエッチングレートをＥR3、上記絶縁膜のオーバーエッチング割合をＯE と
`LKREE SIC, Pac Rest
`したときに、下記不等式
`OE XaX (ER3/ER1) <c
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`DMO WORDISATI NE ORME TSMRO MIETTI,
`が成り立つように行うことを特徴とする半導体装置の製造方法。
`[3884 OREM Ze BA)
`【発明の詳細な説明】
`[0001]
`【０００１】
`LEH OES ST EF]
`【発明の属する技術分野】
`AEE, REFREED OA MAAOLS 1 HRT ShAYVARRORIYY
`本発明は、高集積度かつ省面積のＬＳＩを構成するトランジスタ及びトランジ
`ASM OBBIC ho CHM SS SRR EIC TS.
`スタ間の接続によって構成される半導体装置に関する。
`[0002]
`【０００２】
`[GERRI]
`【従来技術】
`
`TERK OY, BHATHE CME NATEURMICMOS FE T#ORF eM LEH
`従来より、素子分離で囲まれる活性領域にＭＯＳＦＥＴ等の素子を搭載した半
`
`HERRTECISU YC. TAPEREUK, SAT OTHE, 27° — b BIRO LIC MaKe HERR EL
`導体装置において、活性領域，素子分離，ゲート電極の上に絶縁膜を堆積し、さ
`(ERNE OD EJS OBEREDM 2 TEVERA BEGET DB TE DIC, MH O — HD 2 BA A
`らに絶縁膜の上層の配線部材を活性領域に接続するために、絶縁膜の一部を開口
`SETHE OAV AD bR- WEIGEL CRIT, FED CBRE78 EEAS TE Fi
`させてなるコンタクトホールを形成した構造は、極めて一般的な半導体装置の構
`et UTH SNCS,
`造として知られている。
`{000 3]
`【０００３】
`
`KI Sit. ERO EMER ORESRTM Cho, RIC. MARE Stik
`図８は、従来の半導体装置の構造を示す断面図である。特に、高集積化され極
`DO CTE MMZRMOS FE TSORSL eB Le AEE Cla, LOCOS
`めて寸法の微細なＭＯＳＦＥＴ等の素子を搭載した半導体装置では、ＬＯＣＯＳ
`TE CHEK STSRF AMEICA CBN AE 7 EO AA ET SN < . RFOGE
`法で形成された素子分離に生じるバーズビーク等の問題を回避すべく、素子分離
`CLCRLY Fayee TRA LeIE OD BAFEDS RE /UICAT DIV CWS, El
`としてトレンチ分離構造を採用した半導体装置の開発が盛んに行われている。図
`Slt, TOLIRMbULY ASHeeLEERRBORIEO— Plenty,
`８は、そのようなトレンチ分離構造を採用した半導体装置の構造の一例を示す。
`
`[0004]
`【０００４】
`FRM CBUYC, RRS LEY YU ade, FP2DIAM LUFOE ATS
`同図において、符号１はシリコン基板、符号２ｂはトレンチ分離構造を有する
`
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`
`

`

`[Senha] % 7. 7.27
`Lee | BAe
`［受付日］平 7. 7.27
`［書類名］明細書
`[ert] 32 7-192181( 7.
`7. 27)
`Bi:
`6/33
`［特許］平 7-192181( 7. 7.27) 頁: 6/ 33
`VU AVAEIRP 720 bm) aL doh ciel OFAC 7S ED LAK S
`シリコン酸化膜からなり上面がシリコン基板面と同じ平面内になるよう平坦化さ
`IETF 4 — 7b BBREIR, ARS BIL a BEIbk O 7 — bE, Fe 4
`れたフィールド酸化膜、符号３はシリコン酸化膜からなるゲート酸化膜、符号４
`ali7— bh atk UL CRAET SAU YU aU th, FPS 4 DIET 4 7 BRREE
`ａはゲート電極として機能するポリシリコン電極、符号４ｂはフィールド酸化膜
`2b Elec bRH YU VY) ay ehh CRI CBM ENE YU YU aR, FERS 6 IL
`２ｂ上に上記ポリシリコン電極と同時に形成されたポリシリコン配線、符号６は
`YY ay SEAR AC n BEARD OS (IRE C RS SIUC 78 SIRE A+ RUT
`シリコン基板内にｎ型不純物が低濃度でドープされてなる低濃度ソース・ドレイ
`VRE, PS 7 alk1 ROA, PRT b ISEBT RO a,
`ン領域、符号７ａは電極部サイドウォール、符号７ｂは配線部サイドウォール、
`Ree SlLY YU a EERRAIT n BYARD SRE C RP SCS IRE Y A
`符号８はシリコン基板内にｎ型不純物が高濃度でドープされてなる高濃度ソース
`» RET pa, FR 1 21k YU a LTR5 72 ORI, Pe 18 (iteRE
`・ドレイン領域、符号１２はシリコン酸化膜からなる絶縁膜、符号１３は絶縁膜
`12 KICHRANDERU YY AVIRD 57S WARESRT,
`１２上に形成されたポリシリコン膜からなるローカル配線をそれぞれ示す。
`[0005]
`【０００５】
`bide — AACR 1 Stk. MARE 2 O-MICHMANE AYE bARO-NVI1
`上記ローカル配線１３は、絶縁膜１２の一部に形成されたコンタクトホール１
`
`ANIC SH HOIAENTHY), AY AT RRO NV1L AES CIEPETAOD YAS
`４内にも埋め込まれており、コンタクトホール１４を介して活性領域のソース・
`BU4 Vibiklc ave 7 RLS, COWR, AVA7 bw 1 AIL, 74
`ドレイン領域にコンタクトしている。その場合、コンタクトホール１４は、フィ
`—7 BRRENR 2 b 296 — RE EBBEZC IT BEAU CIBMK SVS EL DICHMEIVOWS, FH
`ールド酸化膜２ｂから一定距離だけ離れて形成されるように形成されている。す
`TRIDB, COLITREKO FERRE OLATD bh —WCld, FAhYYTD
`なわち、このような従来の半導体装置のレイアウトル－ルでは、フォトリソグラ
`FA -TEICBU AZVAPVEDPEPHMBAUT|E AY FT bH-W1 4 O-PS
`フィー工程におけるマスク合わせずれが生じてもコンタクトホール１４の一部が
`74—7v SRBIEHR 2 bICPR SERVE DIC, PMOTEPERM & RFTETAOEE FOR
`フィールド酸化膜２ｂに跨らないように、予め活性領域と素子分離領域の境界線
`DPoAVEY hR-N Owe HEL CRE T SI Ve RIT CWS (LNA ID
`からコンタクトホ－ルの端部を離して設定するル－ルを設けている（これを合わ
`tev VV ERB)
`せマ－ジンと呼ぶ）。
`[0006]
`【０００６】
`DEH DMR LED ED SAE)
`【発明が解決しようとする課題】
`
`LLB, EATER OSE (MEO HE Cli, FARES & OICHED SE
`しかしながら、上記従来の半導体装置の構造では、高集積化をさらに進める上
`ChRBBA US EWS HED Hore, COMMALL PI CMAT S.
`で障害が生じるという問題があった。その理由を以下に説明する。
`[0007]
`【０００７】
`
`RAE OREM LCN YY aL eth ab 74 7 BER 2 b OF O
`集積度の指針値としてポリシリコン電極４ａとフィールド酸化膜２ｂとの間の
`PRA L a eho ce, bWROLIICAY FZ bRO-V1 ABT YW PBEM 2
`距離Ｌａを見積ると、上述のようにコンタクトホール１４がフィールド酸化膜２
`bEPFULAWEAICHSlcla, HBEL ab UC, AV eZ bhA-1 AD EO
`ｂと干渉しないようにするには、距離Ｌａとして、コンタクトホール１４の径０
`Sumlc, Geb, RY ae 7aOWmO.
`lume, HY YY ay eh
`．５μｍに、電極部サイドウォール７ａの幅０．１μｍと、ポリシリコン電極４
`atOBpty-YY0. 83umkl, 74-7 PRI 2 b EOR DEV YY
`ａとの合わせマージン０．３μｍと、フィールド酸化膜２ｂとの合わせマージン
`
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`
`

`

`[SeppA] 7. 7.27
`[4 | AA
`［受付日］平 7. 7.27
`［書類名］明細書
`Were]SE7-19218107.7.27)T/8B
`［特許］平 7-192181( 7. 7.27) 頁: 7/ 33
`0. 83umbeARIAL. 2umasKreb7es, MURMNOMRE bE bICaY
`０．３μｍとを加えた値１．２μｍが必要となる。加工技術の進歩とともにコン
`BD bIR— VEO PAM EILIEA CKO, DOF—-bhRBEO. SumLVF icHihs
`タクトホール径の微細化は進んでおり、かつゲート長も０．３μｍ以下に縮小さ
`NOODHOB, FHARUYAAIAMCBUI AVA ITN SR LEA DEY —
`れつつあるが、フォトリソグラフィーにおけるマスクずれを考慮した合わせマー
`VYVILO. SIFT OYVREVECHS. LEB TCT F-hRPIAY AZ AR
`ジンは０．３ミクロン程度必要である。したがって、ゲート長やコンタクトホー
`UR OPA CDSE [THE TOE EB DET— VY ORIG DIAKL, CORD
`ル系の微細化が進めば進むほど合わせずれマージンの割合が増大し、この合わせ
`
`VOU DSRAED BEBE CRD,
`マージンが高集積化の障壁となる。
`[0008]
`【０００８】
`ELC FHRYV VIFF A-OBDETNV- VV EBIELRVWYC, AUVs
`そこで、フォトリソグラフィーの合わせずれマージンを考慮しないで、コンタ
`TRIR-VIARBMTSOIEMSLb6NS, FCOWBAOMELEICOW TC, n
`クトホール１４を形成することが考えられる。その場合の製造工程について、ｎ
`Fx RVEMOSFETe BURT OWRAe BICOL oT, H9a~k9ceBRL
`チャネル型ＭＯＳＦＥＴを形成する場合を例にとって、図９ａ～図９ｃを参照し
`RD oR A.
`ながら説明する。
`[0009]
`【０００９】
`
`EP. M9 alCMPEIIC. p HAMMAR EP-TFEHEYY AVE (HS
`まず、図９ａに示すように、ｐ型不純物がドープされたシリコン基板１（ある
`
` nH
`Wik p 7D) (Ch UV PRE AT S74 — 7 PREM 2 b AIM LER, A
`いはｐウエル）にトレンチ構造を有するフィールド酸化膜２ｂを形成した後、エ
`YF RYDER OTT 4A BIER 2 bb EY UY avSb ORME
`ッチバック等を行ってフィールド酸化膜２ｂとシリコン基板１との表面位置が同
`
`
`UMSICRSECEHIEFS, ZH RRRIENR 2 b CHEN DIRERA IC
`じ高さになるまで平坦化する。フィールド酸化膜２ｂで囲まれる活性領域内に、
`F— bPBEME 3. 7 — heERROR U YU aL ehh 4 a, ERE Ro a
`ゲート酸化膜３、ゲート電極となるポリシリコン電極４ａ，電極部サイドウオー
`WT a,
`(RIRBEY—A+> BUT VG, RIRBEY—A+ BUT Gah 8 BH
`ル７ａ，低濃度ソース・ドレイン領域６，高濃度ソース・ドレイン領域８を形成
`+H, HH. 7APRE 2 b EIB. ERR U YY a eh a LARC
`する。一方、フィールド酸化膜２ｂ上にも、上記ポリシリコン電極４ａと同時に
`WM SHERRY YY ava 4 b RUMI T ROAST bOTEL TWYS
`形成されたポリシリコン配線４ｂ及び配線部サイドウォール７ｂが存在している
`> COIR Cit, TRMETIMA ORR Y A+ RUA pS ORM L 74-7
`。その状態では、活性領域内の高濃度ソース・ドレイン領域８の表面とフィール
`STACI 2 DORM LAA CMS MIBIChS, COR, HROSMEIC. VIA
`ド酸化膜２ｂの表面とは同じ高さ位置にある。その後、基板の全面上に、シリコ
`VREENR D> 6 78 SD HIRI 1 2 STMT.
`ン酸化膜からなる絶縁膜１２を形成する。
`[0010]
`【００１０】
`Ric, BO bDICRTE DIC, ARI 1 2D bICaAY 7 bA-NRO AZ
`次に、図９ｂに示すように、絶縁膜１２の上にコンタクトホール形成のマスク
`
`ETROVVA BRS ORK L. BIAID RAF Ey FY ACEI AYA bR—
`となるレジスト膜３０を形成し、例えばドライエッチングによりコンタクトホー
`VI AERTS.
`ル１４を形成する。
`[0011]
`【００１１】
`Kic, BO cloBFHIIC, VV ARS OLRALKR, MAKI 1 20 EK
`次に、図９ｃに示すように、レジスト膜３０を除去した後、絶縁膜１２の上及
`
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`

`
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`[SeppA] 7. 7.27
`[4 | AA
`［受付日］平 7. 7.27
`［書類名］明細書
`Were]SF7-19218107.7.27)8/8
`［特許］平 7-192181( 7. 7.27) 頁: 8/ 33
`Oave7 bR-VLANICH YU YY ARERR LER, CEPTKIC
`びコンタクトホール１４内にポリシリコン膜を堆積した後、これを所望形状にパ
`H-=UVP UTA ANVELHL 1 3 ETERS,
`ターニングしてローカル配線１３を形成する。
`[0012]
`【００１２】
`FOC HUY ay ethid ab 74-7 BREN 2 bE ORIMIREL acl
`ここで、ポリシリコン電極４ａとフィールド酸化膜２ｂとの間の距離Ｌａとし
`CC, AVATAR1 ART OROV AY DE DEPNV VV e BRL
`て、コンタクトホール１４を形成する際のマスクの合わせずれマージンを考慮し
`TWRW BA, FahRUYTATAAHMCBIFEVATFHICEOCUVA BiB
`ていない場合、フォトリソグラフィーにおけるマスクずれによってレジスト膜３
`0 OBA MONTE7 4 —7l PRE 2 bOMichnseat, ayve7 bR-WVI1
`０の開口部の位置がフィールド酸化膜２ｂの側にずれると、コンタクトホール１
`
`
`AAC 7 4 —7) BRMLIE 2 bDO-MAGENS. CUC, MAK 1 20 F742
`４内にフィールド酸化膜２ｂの一部が含まれる。そして、絶縁膜１２のドライエ
`DIU THEO ATAN— DY FUAICED. VY av Ba CHSUS REE Y —
`ッチング時のオーバーエッチングにより、シリコン基板で構成される高濃度ソー
`A+ U4 peak 8 lke y FUT U— BAP EWOCEMELRESIMRW A,
`ス・ドレイン領域８はエッチングレートが小さいのでそれほど除去されないが、
`
`74 RRIEIR 2 bDOAY AZ bhAMH M1 ACBENS MAILER MICRES
`フィールド酸化膜２ｂのコンタクトホール１４に含まれる部分は選択的に除去さ
`Hh, Ave bR- V1 40 BIC4 ODBRANS, CDAVYEY bR-
`れ、コンタクトホール１４の一部に凹部４０が形成される。このコンタクトホー
`V1 4AN0OMB 4 OOVRADRIREY A+ RUA VS OPES ICM LU THS
`ル１４内の凹部４０の深さが高濃度ソース・ドレイン領域８の深さに対してある
`BIALL EOS
`ICET SL, COMA CLMIREY A+ RAT VRS AOA
`割合以上の深さに達すると、その部分では高濃度ソース・ドレイン領域８内の不
`iD tie FE DME < TRO CWS RMI, BATE OIK FORAY — 7 ROWE K eH
`純物濃度が低くなっているために、接合耐圧の低下や接合リーク電流の増大を生
`
`CAIRN HS,
`じる虞れがある。
`[0013]
`【００１３】
`DORR IIL, Lidl 8 (CR THIED LIC, UY FIT 4—- LOR
`この現象を防ぐには、上記図８に示す構造のように、リソグラフィー工程の合
`DETPHAECTH, BYE ROW 1ABT YA PREM 2 bICFYBLZ
`わせずれが生じても、コンタクトホール１４がフィールド酸化膜２ｂに干渉しな
`WEDIC, ~EDOR DEV VY EHRT ODER HS, COLIC, HERO
`いように、一定の合わせマージンを確保する必要がある。このように、従来の半
`ROL TTD hy ClL, FA RU YA AA A-LHRICKIF OV AIO
`導体装置のレイアウトル－ルでは、フォトリソグラフィー工程におけるマスクの
`AbETHeBB LEA DtY -— DVR REE SSR EDO,
`合わせずれを考慮した合わせマ－ジンを設定せざるを得なかった。
`[0014]
`【００１４】
`
`ke, HUY aed a bayvye7 bR-N1AEOMOIRBECOWTE
`また、ポリシリコン電極４ａとコンタクトホ－ル１４との間の距離についても
`. Abty -YV eRe ER TBOND YF ICkoCay ey bROWVI1
`、合わせマ－ジンを設けないと製造工程のバラツキによってコンタクトホール１
`
`ARBHUYV VU aveibha a PUL, AV e7 bROTAICHHO I ENS LISA
`４がポリシリコン電極４ａと干渉し、コンタクトホール内に埋めこまれる上層配
`
`te 7 — b EHR OP CHRRI & AE SIR SO,
`線とゲート電極との間で電気的短絡を生じる虞れがある。
`[0015]
`【００１５】
`DEDEDIC, AVYFARAR-NVL ABR SEwOICIL, COMUIOMMHL
`以上のように、コンタクトホ－ル１４を形成するためには、その周辺の部材と
`
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`

`

`
`
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`[SeppA] 7. 7.27
`[4 | AA
`［受付日］平 7. 7.27
`［書類名］明細書
`Were]SE7-19218107.7.27)8B
`［特許］平 7-192181( 7. 7.27) 頁: 9/ 33
`
`FURLZRW EDV OV ETRT SZVERBHAZOC. LS 1ORERILOKS Ze
`干渉しないようマージンを確保する必要があるので、ＬＳＩの高集積化の大きな
`Wa L FpPo TVS,
`障害となっている。
`[0016]
`【００１６】
`
`AEE DS ICHEA TRAEANEDBDCHY, FORMA, BHOHE-TEPE
`本発明は斯かる点に鑑みてなされたものであり、その目的は、素子分離－活性
`KO AMICI SHAME OK FRAY —7 OFKReMIELRAS 6, LBD
`領域の界面における接合耐圧の低下や接合リークの増大を防止しながら、上層の
`ALRLEVERL AERTS SE MOIAY AT bR-VEBRT ARORA DE
`配線部材と活性領域とを接続するためのコンタクトホ－ルを形成する際の合わせ
`VOU YEE LES FREHP SO LICEO, RRBDOF MEO HEME
`マ－ジンを低減し得る手段を講ずることにより、高集積かつ省面積の半導体装置
`BOE DRIER HAMS L(CHS,
`及びその製造方法を提供を図ることにある。
`[0017]
`【００１７】
`[ie a ART ODO FE)
`【課題を解決するための手段】
`bad oe BERT S 7, AAAS CC MARE IL, TEPER EO be
`上記目的を達成するため、本発明が講じた解決手段は、活性領域表面よりも階
`BoC < RO EMAAT SRP TMES RIT SO LICHS,
`段状に高くなる上面を有する素子分離を設けることにある。
`[0018]
`【００１８】
`AE AACR OS SSSR TE DO TEAR ZRMMIL, GARI 1 (CaM SMO KIC. AF
`本発明に係る半導体装置の基本的な構成は、請求項１に記載されるように、半
`URSEE bac PS AEROR MH LY SPBKICM < ROL DICHMS
`導体基板と、上面が上記半導体基板の表面よりも階段状に高くなるように形成さ
`
`TLIC FEL ERD S8 27BIE CPE 41 7 EAEARN CAR LD 2 LAL CK
`れた素子分離と、上記素子分離で囲まれた半導体基板内に不純物を導入して形成
`SIE BRA OTEK Lacenh b RPE L OD LICBR CHARM S IVI i
`された複数の活性領域と、上記活性領域と素子分離との上に跨って形成された絶
`Rie, LaciOBe BAA LCM andi < bb MAD LacieaM
`縁膜と、上記絶縁膜の一部を開口して形成され少なくとも一部分が上記活性領域
`
`ORME CH#TSIVe7 bR-VEL hacitetdHo ERObias 7 bm
`の表面まで到達するコンタクトホ－ルと、上記絶縁膜の上及び上記コンタクトホ
`JV AICIBA S AUC Ea PEBEC BEBE ES IVS EBBECWS
`ール内に形成されて上記活性領域に接続される上層配線とを備えている。
`[0019]
`【００１９】
`WRIA 2 CHM ANS K IC. aRARAN ZeHERICISV YC. SESE
`請求項２に記載されるように、上記基本的な構成において、半導体装置の製造
`THEORIY HICKS, biROAY eZ bA- VOID SD R< EBM
`工程上のバラツキによって、上記複数のコンタクトホールのうち少なくとも一部
`Dave? bR- VS LeciRPEMA ORG EDS hi OBELIC > CHK
`のコンタクトホールが上記活性領域内の表面上から上記素子分離上に跨って形成
`SIUVCWSH ELD (HHRTS OLB CES,
`されているように構成することができる。
`[0020]
`【００２０】
`mo1 MIL2 OFRRIC EO, Fa RUY AAA AAHMCBU AVA THCE
`請求項１又は２の構成により、フォトリソグラフィーにおけるマスクずれによ
`DCM MILE TO AY BT BAW ATEMERAID © 38-77BEIT IS 2 CHGRK StU
`って一部又は全てのコンタクトホールが活性領域から素子分離に跨って形成され
`
`DBA. AVATAR eMERICMOA ST SEROOA- ANKE y FY TA(CEOT
`る場合、コンタクトホールを確実に開口するためのオーバーエッチングによって
`
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`
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`

`

`
`
`(MA) 7. 7.27
`,.Can
`［受付日］平 7. 7.27
`［書類名］明細書
`
`URE] 27-192181(7.7.27)10/888
`
`［特許］平 7-192181( 7. 7.27) 頁: 10/ 33
`RPDHO-MARK ANS ECRSOM, KRPDHEO hii CRMMORE ¢
`素子分離の一部が除去されることになるが、素子分離の上面と活性領域の表面と
`DORR EODEIT AV eZ hR-VO—-ABATAVERIC HET D Ba CSFBE
`の高低差の分だけコンタクトホールの一部が活性領域に隣接する部分で素子分離
`AIMRAT SIRADIR<S 7245. LEB. BAINEDIEFEA —7 BIO
`内に侵入する深さが浅くなる。したがって、接合耐圧の低下や接合リーク電流の
`MKDSNS, ZU, ZOD LICE, EPO POAY e7 ba
`増大が抑制される。そして、そのことにより、活性領域の中のコンタクトホール
`AWM OMI VY AZ PAVE KORLAHEL OFS ET OR MOOG DEL
`を形成する領域にマスクずれによる素子分離との干渉を回避するための合わせマ
`
`VUE RET SUBSE < 720. TEMEREOROO EO FR BOER
`ージンを設定する必要がなくなり、活性領域の面積の低減つまり半導体装置の集
`FADIA) EDS BAe e 7H,
`積度の向上が可能となる。
`[0021]
`【００２１】
`WRIA SICH SNS KIC. baseAA ZeHRC T. DRS bb
`請求項３に記載されるように、上記基本的な構成において、少なくとも一部分
`DS Lacs FORE EICATET S EO ICTMS CARAeS ICRI, Eid ay
`が上記素子分離上に位置するように形成された配線部材をさらに設け、上記コン
`27 baR— We LaceO Kim D> 6 4IAPTAC RBS S LaceD
`タクトホ－ルを上記活性領域の表面から当該活性領域に隣接する上記配線部材の
`(CPB CHR L, acd KJSRdRR a, LLacSe BEE OACERBHT IC bEBET OH
`上に跨って形成し、上記上層配線を、上記素子分離上の配線部材にも接続する構
`MEPFALEMBCES,
`成とすることができる。
`[0022]
`【００２２】
`“ OFFRIC KO, ESAS TOBE E OACCTEVER& & Raped S
`この構成により、上層配線が素子分離上の配線部材と活性領域とを接続するロ
`— VBP E L CREAT 6 ED RAAIC, BORER O_b OnteiRie CEEED
`ーカル配線として機能するような場合に、配線部材の上の絶縁膜と活性領域上の
`ERIARNGE & (CBBCA RRMOM BEDS TRE ¢ . DO MADE CGAEae
`絶縁膜とに個別にコンタクトホールを形成する必要がなく、かつ個別に活性領域
`LSAT AH C OFEFURICM TSA DUEV OHV EBL CRET DBDZe < ZR
`と素子分離との境界線に対する合わせマージンを考慮して設定する必要がなくな
`Ho. LEB, RHFAHEO HFA PM SE SO EDAHEL RY, FEMAO
`る。したがって、素子分離の面積も低減させることが可能となり、半導体装置の
`
`SEAREEDSKMRICIA ETS IO EICRS
`集積度が大幅に向上することになる。
`[0023]
`【００２３】
`aeORIA 4(CHORM S IO LIIC, haterRORRICKY CC, baciVenhko
`請求項４に記載されるように、上記各請求項の構成において、上記活性領域の
`
`FMD» 6 List THEOLMICES E COMER BO (AliKIC HRM S TitsMEAT
`表面から上記素子分離の上面に至るまでの階段部の側面上に形成され絶縁性材料
`DPORATHEDY 4 RU Ave S bOlCRIT, bias 7 be bila
`からなる分離部サイドウォールをさらに設け、上記コンタクトホールを上記分離
`BBY BY ATO LICH CHRMIT SI EMCES,.
`部サイドウォールの上に跨って形成することができる。
`[0024]
`【００２４】
`CORBIC EY, bROAARAOKHOVEHICINA, DHET Ra
`この構成により、上述の各請求項の発明の作用に加え、分離部サイドウォール
`OEIC Lo, RHE LEMEBEin & DFR] Ae 72 BARBI IK DSAT S UH
`の存在によって、素子分離と活性領域表面との間の急峻な階段形状が緩和される
`OC, EBERRON2=v TRICE A CIC < < 780. 20 EBACE WTR
`ので、上層配線のパターニング時に残渣が生じにくくなり、かつ上層配線の断線
`
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`
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`
`

`

`
`
`(MA) 7. 7.27
`,.Can
`［受付日］平 7. 7.27
`［書類名］明細書
`
`_URR#E] OF7-192181(7.7.27)83
`
`［特許］平 7-192181( 7. 7.27) 頁: 11/ 33
`PHRPUB OADMIES NS.
`や抵抗値の増大が防止される。
`[0025]
`【００２５】
`WRIA SICH M SOK IIC. bat ReAAN Ze HERICISVY CT, ERMAOIA
`請求項５に記載されるように、上記基本的な構成において、上記絶縁膜の厚み
`wa, baciitinikozin & hide FORE bi ¢ OO mikes bb. batay
`をａ、上記活性領域の表面と上記素子分離の上面との間の高低差をｂ、上記コン
`
`BT bh RREO HIRO Ey FUT Uh eERL, bia eZ bY
`タクトホール形成時の絶縁膜のエッチングレートをＥR1，上記コンタクトホール
`TERED Lid OREO Ey FU AU beER2, EadierEiehko AMD ERB
`形成時の上記素子分離のエッチングレートをＥR2、上記活性領域の不純物拡散深
`
`SeD, bias 7 hAR—VAREO MARRIED AN — ey FUT EIG & OE
`さをＤ、上記コンタクトホール形成時の絶縁膜のオーバーエッチング割合をＯE
`ELEESIC. FatRES)
`としたときに、下記不等式(1)
`OE XaX (ER2/ER1) Sb+DX (2/10) )
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）)
`
`DMO MIOLDIChACEMOVIE, MBeERETOTS OE MEE LV,
`が成り立つように上記各部の寸法，材料を設定するすることが好ましい。
`[0026]
`【００２６】
`
`COMIC ED, VArPHICkOCAV AY PHR-VNICH EN SRT OBE
`この構成により、マスクずれによってコンタクトホール内に含まれる素子分離
`O—TBAPRA SIV DH. CORES NE TAM O DAEAIDAD EE DEV
`の一部が除去されても、その除去された領域の底が活性領域の不純物濃度の低い
`HDT (CBRE T SC EDV, LEM. BATMEOI FT CHRAY —7 ETOH
`部分に隣接することがない。したがって、接合耐圧の低下や接合リーク電流の増
`KOSMERIC PIE SIVH = LCR],
`大が確実に防止されることになる。
`[0027]
`【００２７】
`WRIA 6 (CHM ANS K IC. baseAA ZeHeRICIVY Cc. ETEHETERO LE
`請求項６に記載されるように、上記基本的な構成において、上記活性領域の上
`ICBM SNES — be, LiL — b EAR OUI CALI TS TEPERCIE
`に形成されたゲート電極，上記ゲート電極の両側方に位置する活性領域内に形成
`SHE YA A+ PUA VAR Obib ERO LICBm SET — b ERE
`されたソース・ドレイン領域及び上記ゲート電極の上に形成されたゲート上保護
`IRE ATSFETe AS 5ICRI, bia eZ bR-Ve, bi A+ FUT
`膜を有するＦＥＴをさらに設け、上記コンタクトホールを、上記ソース・ドレイ
`YD 7 — b ERIE O D728 < & b&b MICE CHT SHE TSO ED
`ン領域からゲート上保護膜の少なくとも一部に跨って形成する構成とすることが
`
`(1)
`(1)
`
`CES,
`できる。
`[0028]
`【００２８】
`
`= ORERIC ED, Fh RIRO AY AY bAR-VAICEEN SRAM AY
`この構成により、ゲート保護膜のコンタクトホール内に含まれる部分がコンタ
`
`DIR NIERIOAN ey FUT(CEO CTRKEANSD, F— b ERE
`クトホール形成時のオーバーエッチングによって除去されるが、ゲート上保護膜
`IC ko CP b REAR SIV CW SOC, F— bE L LBACOMO BA
`によってゲート電極が保護されているので、ゲート電極と上層配線との間の電気
`KEE OBIESINS, Lio, AV FY bA VORAKIC FT b BEL
`的短絡が防止される。したがって、コンタクトホールの形成領域にゲート電極と
`
`OM CbRDEV-YUBREBLRO, BREEDS CICMETS,
`の間でも合わせマージンが不要となり、集積度がさらに向上する。
`
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`
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`
`

`

`[Senha] % 7. 7.27
`Lee | BAe
`［受付日］平 7. 7.27
`［書類名］明細書
`[ert] 32 7-192181( 7.
`7. 27)
`Bi:
`12/33
`［特許］平 7-192181( 7. 7.27) 頁: 12/ 33
`[0029]
`【００２９】
`aaRIA 7 (CACM APSE IIC. LhicwRIA4 OFICBC, EadiePeteIC
`請求項７に記載されるように、上記請求項４の構成において、上記活性領域に
`TRS, F— bE, SOMDTICALIET SR AEIRA ICIRR EADY AA
`形成され、ゲート電極，その側方に位置する半導体基板内に形成されたソース・
`B44 Vek, id 7*— b BO LICKS NET — b EREIEROLid 7 — b
`ドレイン領域，上記ゲート電極の上に形成されたゲート上保護膜及び上記ゲート
`Aah Tylr LI CIBRK SUCER4 RO aRAT OF ETS S&S BICRIT
`電極の両側面上に形成された電極部サイドウォールを有するＦＥＴをさらに設け
`ACOHA BO ame, baTOR a& RICARM IVE
`、上記分離部サイドウォールを、上記電極部サイドウォールと同時に形成された
`bO HRT SO EMBCES,
`もので構成することができる。
`[0030]
`【００３０】
`Cc OFFRIC EO. HCE Ciki D7 L DDE AT SFE T SMU BE CH
`この構成により、微細構造に適したＬＤＤ構造を有するＦＥＴを高い密度で半
`
`I RAS EPIC RAT SOL ETHEL RS
`導体装置内に集積することが可能となる
`aa RIN 8 (CACM AMOK IC, hadi 6 MIL 7 OFERIC BV YC, Lait
`請求項８に記載されるように、上記請求項６又は７の構成において、上記絶縁
`IROBAw a, bad7— b ERROR Ae c. hada y 7 bEREEO
`膜の厚みをａ、上記ゲート上保護膜の厚みをｃ、上記コンタクトホール形成時の
`LaciROmyFUAU-bh EER, betas 7 bR-VBREOLi
`上記絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時の上記ゲー
`bh ERO DyFUTU—bheERS, bias 7 RALRREO Laci
`ト上保護膜のエッチングレートをＥR3、上記コンタクトホール形成時の上記絶縁
`ROAN ey FF UTRIG EOE ELKEE RIC. Pah EL (2)
`膜のオーバーエッチング割合をＯE としたときに、下記不等式(2)
`OE XaX (ER3/ER1) <c
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`
`DMO WOLDIChCAMOTIE, MPa RET SO EDRBELY.
`が成り立つように上記各部の寸法，材料を設定することが好ましい。
`[0031]
`【００３１】
`
`COMIC EO, AV eZ bR— VAST — bERRIC FIT Stile E CHT
`この構成により、コンタクトホールがゲート電極に干渉する位置にまで跨って
`
`mS CCH, AVERT bh NARRICBI ARH NH FU TICES
`形成されていても、コンタクトホール形成時におけるオーバーエッチングによっ
`CAVED bA—-VAST— b ERIC BET 6 ODMEIC IE Sav, TREEL
`てコンタクトホールがゲート電極に到達するのが確実に防止され、活性領域とゲ
`— RAE L ORBANOEIC BIE S115 = LIRA,
`ート電極との電気的短絡が確実に防止されることになる。
`[0032]
`【００３２】
`ARTA O (CACHAN SE DIC. EASE ZR RIC VY CT, bETOR
`請求項９に記載されるように、上記基本的な構成において、上記活性領域の表
`
`HA 5 bate AHED Li ECO REBT DEEREeT BER8 BE
`面から上記素子分離の上面までの階段部側面の半導体基板表面に対する傾斜角度
`
`(L7 ORE EFSOIEDRELY.
`は７０度以上とすることが好ましい。
`[0033]
`【００３３】
`COPBMICEY, AV eZ bR-VARE AEC ORI CHALE E SIC, ay
`この構成により、コンタクトホールが素子分離との間で干渉したときに、コン
`
`BT bEREO ANE y FY TICEOCAV EAT bA- NAIC EN
`タクトホール形成時のオーバーエッチングによってコンタクトホール内に含まれ
`
`(2)
`(2)
`
`
`
`
`
`
`
`
`
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`
`Page 15 of 47
`
`

`

`
`
`[SrA] 7. 7.27
`[Sei | BANS
`［受付日］平 7. 7.27
`［書類名］明細書
`13/33
`［特許］平 7-192181( 7. 7.27) 頁: 13/ 33
`
`
`DRL DABED — BATETARO Bilis RE ORY aT KE CBRE S11 S RAV SESE
`る素子分離の一部が活性領域の不純物濃度の低い部分まで除去される虞れが確実
`ICPIEEMSA LEICA,
`に防止されることになる。
`[0034]
`【００３４】
`
`Ee, AE O RAN ESMR OMeTIKI, PRIA O lcaANSE
`また、本発明の基本的な半導体装置の製造方法は、請求項１０に記載されるよ
`DiC. SAREEELC. YSBUASEA IND DMABEIRIC I < 72S LM EAT SRL
`うに、半導体基板上に、半導体基板面から階段状に高くなる上面を有する素子分
`
`
`BEATERT STARE, ECORIOD base BE CHAE 1 SREAIC A ill
`離を形成する工程と、上記半導体基板の上記素子分離で囲まれる活性領域に不純
`We STARE. LatGVETMMR ORFHED LIC HARRIE HERR T S LAL
`物を導入する工程と、上記活性領域及び素子分離の上に絶縁膜を堆積する工程と
`, EacneRIEO Lic, EacieeEiakOa e7 bR-VERRT SE OOO
`、上記絶縁膜の上に、上記活性領域へのコンタクトホールを形成するための開口
`MEAT OVA BMASLE bid 27 MT OBA BBC dh % aR
`部を有するマスク部材を形成する工程と、上記マスク部材の開口部にある絶縁膜
`
`eEyFUVTAICEOREL, SOICMEOA-AN—tyF YT RTO CU Aves
`をエッチングにより除去し、さらに所定のオーバーエッチングを行って、コンタ
`TRIR-VEBMIT SLL, hacitieRoOLRObitsy 27 kAACE
`クトホールを形成する工程と、上記絶縁膜の上及び上記コンタクトホール内に上
`ACTVEHEC Bat S 1S LIBRA TMT SLL eA. iv A 7 ER Ie
`記活性領域に接続される上層配線を形成する工程とを備え、上記マスク部材を形
`MPSTAECIK, FaAhUYA AAA MCB SZVAAPTHBACEBAIC Lit
`成する工程では、フォトリソグラフィーにおけるマスクずれが生じた場合に上記
`
`VAT BM OBAA MBAS Lat P aBee SERVE DICT ORODV-V VY ERE
`マスク部材の開口部が上記素子分離を含まないようにするためのマージンを設定
`EPIL VAT DT ODER De TD TTIE CHS.
`せずにマスク部材の位置決めをする方法である。
`[0035]
`【００３５】
`
`COTRICEY, AVA bAR-VERMI SLC, AON FY TIC
`この方法により、コンタクトホールを形成する工程で、オーバーエッチングに
`LOCH AHED — EBA PRA SIUC B.A F STB CTEVEREIM & D EFED STE IT
`よって素子分離の一部が除去されても、素子分離と活性領域との高低差の分だけ
`AYA bIR—MO—BBL DREN ICRA T SIRE DIES RO. LEBOT,
`コンタクトホールの一部が素子分離内に侵入する深さが浅くなる。したがって、
`WAR SS BEM EIC BI SATE OLR FORAY —7 BROW AA Mill S
`形成される半導体装置における接合耐圧の低下や接合リーク電流の増大が抑制さ
`LB, HH. RF OHEICMT SA DEV OV ERE LCRA EU IEETAK
`れる。一方、素子分離に対する合わせマージンを設定していない分だけ活性領域
`
`OMA DS < CRA, BREN SMRORE < 7284.
`の面積が小さくて済み、形成される半導体装置の集積度が高くなる。
`[0036]
`【００３６】
`MPRA 1 LicaANS KIC, baAM 7 EMER OMITIRICBWT
`請求項１１に記載されるように、上記基本的な半導体装置の製造方法において
`. ba Ye 7 ROVERS STE CL, LactigRORA® al Eacyere
`、上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記活性
`HUMOR ¢ hits TOHEO Lit OFIO RRs b. bide 7 kA
`領域の表面と上記素子分離の上面との間の高低差をｂ、上記コンタクトホール形
`
`RE ORRIN O Dy FUSE beERIL, bie 7 RVIREO La
`成時の絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時の上記素
`FaHED Dy FUT U— be ER2. EadiePerko AMILHCR S &D, bids
`子分離のエッチングレートをＥR2、上記活性領域の不純物拡散深さをＤ、上記コ
`
`VAT KARIRRO HARRODANE FUTEIG EOE ELEE RIC,
`ンタクトホール形成時の絶縁膜のオーバーエッチング割合をＯE としたときに、
`
`
`
`
`
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`
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`
`

`

`(1)
`(1)
`
`[SrA] 7. 7.27
`[Sei | BANS
`［受付日］平 7. 7.27
`［書類名］明細書
`[eet] SZ 7-192181( 7. 7.27)
`BH: 14/33
`［特許］平 7-192181( 7. 7.27) 頁: 14/ 33
`PacRE 1)
`下記不等式(1)
`OE XaX (ER2/ER1) Sb+DX (2/10)
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`
`DAY WOK DITITI CE BEFE LV),
`が成り立つように行うことが好ましい。
`[0037]
`【００３７】
`
`LOFVRCEY, AVA bR-VOBMRO ANH Ey FU T7(CkoTa
`この方法により、コンタクトホールの形成時のオーバーエッチングによってコ
`VAT KIRA DORAHED MORE SICH. PRATOED TEER OD
`ンタクトホール内の素子分離の一部が除去されても、除去領域の底が活性領域の
`ABD te BE ORV EDICT SO EDR. LEB OC. PS PMEIBIC KIT OR
`不純物濃度の低い部分に接することがない。したがって、半導体装置における接
`AINE OI FCA Y —7 BOVE KATE IC IER NSO LICR,
`合耐圧の低下や接合リーク電流の増大が確実に防止されることになる。
`[0038]
`【００３８】
`qe RIR 1 2QicHM AMAL IC, hatwRA1 1 ORKICBVYC, bitw AZ
`請求項１２に記載されるように、上記請求項１１の方法において、上記マスク
`UBT AAR STE CL, FARUYAAAIAHCBIFSVAZFHUBRVEL
`部材を形成する工程では、フォトリソグラフィーにおけるマスクずれがないとし
`ESIC HIV AT BH ORAS bac OHEOD 72 < FE b-BeAD EI
`たときに上記マスク部材の開口部が上記素子分離の少なくとも一部を含むように
`ALIEIRD LCV AT BME SO EBCES.
`位置決めしてマスク部材を形成することができる。
`[0039]
`【００３９】
`COFIEIC EO. FRPETO MARS & 5 (CRT OE DSATREL 780, ORES
`この方法により、活性領域の面積をさらに低減することが可能となり、半導体
`
`4 OBADS & SICM ETS,
`装置の集積度がさらに向上する。
`[0040]
`【００４０】
`MRA 1 SICMMAN SE IIC, EAHAAO ZSMEO RGBTIEIC RVC
`請求項１３に記載されるように、上記基本的な半導体装置の製造方法において
`, adse TOBE ECACEIBRT Se S OICRIT, hiv ATTe
`、上記素子分離上に配線部材を形成する工程をさらに設け、上記マスク部材を形
`RS TEC, hidv A7 BM OBA OBB LaciePEPOLackeRM D>
`成する工程では、上記マスク部材の開口部が上記活性領域及び上記配線部材の少
`RES -MeED EL IICHMIPSAOEBCES,
`なくとも一部を含むように形成することができる。
`[0041]
`【００４１】
`COFIRICEO, AVE bRO-VEMIT SLE CA, TAPER& RT BE
`この方法により、コンタクトホールを形成する工程では、活性領域と素子分離
`LORPRAT © IC MMBUIC AT BARABOOBEDS TR << 7E) ,
`上の配線部材とに個別にコンタクトホールを形成する必要がなくなり、素子分離
`ORR} (KIMSNSOC, EMER ORMEA MALTS,
`の面積も低減されるので、半導体装置の集積度が向上する。
`{004 2]
`【００４２】
`mR 1 AcaSNA LIC, baAMESMRE OMIT IKRICBVYT
`請求項１４に記載されるように、上記基本的な半導体装置の製造方法において
`, Enc FOES IT OL ORIC, baciathikEICMISFETO7—h
`、上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`LIANE OF — b ERIERT ORE. ad 7ba, TEETER URED
`絶縁膜及びゲート電極を形成する工程と、上記ゲート電極，活性領域及び素子分
`
`
`
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`
`Page 17 of 47
`
`

`

`(MA) 7. 7.27
`,.Can
`［受付日］平 7. 7.27
`［書類名］明細書
`
`URE] OF7-192181(7.7.27)8/83
`
`［特許］平 7-192181( 7. 7.27) 頁: 15/ 33
`BED LIS 4 BY a — AGWCDI 2 HERR Lc, RAED FY TRI OT
`離の上にサイドウォール形成用絶縁膜を堆積した後、異方性エッチングを行って
`bac 7 — b ah WyToECE OR aeSOT,sa
`、上記ゲート電極の両側面上に電極部サイドウォールを形成する一方、上記素子
`TBE & TEPER& DOMEOBE ECAR Y 4 RY 4eHOLE
`分離と活性領域との間の階段部の側面上に分離部サイドウォールを形成する工程
`
`
`
`Ce SOI MAD OEMCES,
`とをさらに備えることができる。
`[0043]
`【００４３】
`COFWRICEO, MISFET ORE? L DD& LC HAE ICL Te fate
`この方法により、ＭＩＳＦＥＴの構造をＬＤＤ構造として微細化に適した構造
`IC CkSEL SIC, DAB T RY a—VIC EO, EACRRO NY aL THRICE
`にできるとともに、分離部サイドウォールにより、上層配線のパターニング時に
`PETE ISA CID << < 720. 20_ENERO WTRR-CHRDTIE OP KAS IE SINS.
`残渣が生じにくくなり、かつ上層配線の断線や抵抗値の増大が防止される。
`[0044]
`【００４４】
`MORIA 1 SICAMAN SEDC. EASED ZSMEO RGBTIEIC RVC
`請求項１５に記載されるように、上記基本的な半導体装置の製造方法において
`, Lite PORES IRS O LEO RIC. bachathikKICMISFETO7—}
`、上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`ARM,
`«7 — b EER OERBLD 5