`
`出願 (1) ( 07-330112)(07.12.19) 記号 (2020270244) 出願種別(01 )新法
`公開 ( 09-172063)(09.06.30) 公開基準日 (07.12.19) 国内優先 (0)
`公告 ( )( ) 優先 ( ) 他 国
`審判 ( )( )( ) 担当 (4M00-7920)( )
`登録 ( ) ( ) 異議 ( 0) 請求項数 ( 10) 出願料金( 21,000)
`公決 (起 )(担 ) 文献 ( ) 新規性 (0) 菌寄託 (0) 公害 ( )
`査定 (2) (起17.03.18)(担7920) 前置 ( ) 解除 ( )公序・要約(0)
` (発17.03.29)(官 ) 審査・評価請求( 1- ) 未請求(0) 自動起案( )
`最終 ( )( ) 公開準備 (1) 早期審査 ( )
`変更先 ( )( )( ) 審決 ( )( )
` 原出願( )( )( )種別( )
` 期間延長 ( ) 最新起案日 (17.03.18)
`公表 ( ) ( ) 翻訳提出 ( )国際出願( )
`再公表 ( ) 国際公開 ( )
`公開IPC4 H01L 21/76 NFIC 指定分類IPC H01L 21/
`公告IPC
`名称 半導体装置及びその製造方法
`出願人 代表( ) 種(2)コ-ド(000005821) 国(27) パナソニック株式会社 *
` 大阪府門真市大字門真1006番地
`代理人 種(1)コ-ド(100077931) 前田 弘
` 種(1)コ-ド( ) 小山 廣毅
`中間 (A63 )特許願 07.12.19( 21,000)完 (A96-1 )職権訂正08.01.23( )
`記録 (A84-1 )優先請求08.06.06( ) (A52-3 )補正書 08.07.16( )完
` (A96-1 )職権訂正08.08.22( ) (A62-1 )審査請求12.10.24(104,300)完
` (A971-007)検索報告14.02.20( ) (A971-011)利用状況15.02.10( )
` (A13-1 )拒絶理由15.02.18(9545-20) (A53 )意見書 15.04.17( )完
` (A52-3 )補正書 15.04.17( )完 (A52-3 )補正書 15.04.23( 4,000)完
` (A96-5 )職権訂正15.04.25( ) (A273 )職権訂正15.04.30(7475- )
` (A971-010)予備見解16.02.23( ) (A13-1 )拒絶理由16.03.23(7819-22)
` (A53 )意見書 16.04.23( )完 (A52-3 )補正書 16.04.23( )完
` (A971-010)予備見解16.11.22( ) (A13-1 )拒絶理由16.11.30(7920-22)
` (A02 )拒絶査定17.03.29(7920- ) (A86-1 )閲覧請求17.06.20( )
` (A86-1 )閲覧請求22.04.15( ) (A86-1 )閲覧請求26.09.08( )
`新出願
`国内優先(先)
`国内優先(後)
`
`TSMC Exhibit 1022
`
`Page 1 of 165
`
`
`
`[書類名]特許願 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 1/ 3
`
`【書類名】 特許願
`
`【整理番号】 2020270244
`
`【提出日】 平成 7年12月19日
`
`【あて先】 特許庁長官 殿
`
`【国際特許分類】 H01L 21/76
`
`【発明の名称】 半導体装置及びその製造方法
`
`【請求項の数】 12
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 藪 俊樹
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 上原 隆
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 瀬川 瑞樹
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 中林 隆
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 山下 恭司
`
`Page 2 of 165
`
`
`
`[書類名]特許願 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 2/ 3
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 受田 高明
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 荒井 雅利
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 山田 隆順
`
`【発明者】
`
` 【住所又は居所】 大阪府門真市大字門真1006番地 松下電器産業株式
`
` 会社内
`
` 【氏名】 松元 道一
`
`【特許出願人】
`
` 【識別番号】 000005821
`
` 【氏名又は名称】 松下電器産業株式会社
`
` 【代表者】 森下 洋一
`
`【代理人】
`
` 【識別番号】 100077931
`
` 【弁理士】
`
` 【氏名又は名称】 前田 弘
`
`【選任した代理人】
`
` 【識別番号】 100094134
`
` 【弁理士】
`
` 【氏名又は名称】 小山 廣毅
`
`Page 3 of 165
`
`
`
`[書類名]特許願 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 3/ 3
`
`【手数料の表示】
`
` 【納付方法】 予納
`
` 【予納台帳番号】 014409
`
` 【納付金額】 21,000円
`
`【提出物件の目録】
`
` 【物件名】 明細書 1
`
` 【物件名】 図面 1
`
` 【物件名】 要約書 1
`
` 【包括委任状番号】 9006026
`
`【プルーフの要否】 要
`
`Page 4 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 1/ 31
`
`【書類名】 明細書
`
`【発明の名称】 半導体装置及びその製造方法
`
`【特許請求の範囲】
`
` 【請求項1】 半導体基板と、
`
` 上記半導体基板の一部に設けられた素子形成領域と、
`
` 上記素子形成領域を取り囲み、上記素子形成領域との間に上記素子形成領域の
`
`半導体基板よりもステップ状に高くなる段差部を有し絶縁性材料からなる溝型素
`
`子分離と、
`
` 上記素子形成領域と溝型素子分離との間の段差部の側面上に形成された段差部
`
`サイドウォールと
`
`を備えていることを特徴とする半導体装置。
`
` 【請求項2】 請求項1記載の半導体装置において、
`
` 上記段差部サイドウォールは、絶縁性材料で構成されていることを特徴とする
`
`半導体装置。
`
` 【請求項3】 請求項1記載の半導体装置において、
`
` 上記素子形成領域には、ゲート電極,該ゲート電極の両側面上の電極部サイド
`
`ウォールを有するMISFETが形成されており、
`
` 上記段差部サイドウォールは、上記電極部サイドウォールと同時に形成されて
`
`いることを特徴とする半導体装置。
`
` 【請求項4】 請求項3記載の半導体装置において、
`
` 上記電極部サイドウォールは、ゲート電極の側面及び上記半導体基板の上に亘
`
`って保護酸化膜を介して形成されたほぼ一定の厚みのL字状シリコン窒化膜で構
`
`成され、
`
` 上記段差部サイドウォールは、上記素子形成領域と溝型素子分離との間の段差
`
`部の側面及び半導体基板の上に亘って保護酸化膜を介して形成されたほぼ一定厚
`
`みのL字状シリコン窒化膜で構成されていることを特徴とする半導体装置。
`
` 【請求項5】 請求項3記載の半導体装置において、
`
` 上記電極部サイドウォール及び段差部サイドウォールはいずれもシリコン膜で
`
`構成されており、
`
`Page 5 of 165
`
`Page 5 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 2/ 31
`
` 上記電極部サイドウォールと上記ゲート電極及びシリコン基板との間に介設さ
`
`れた絶縁膜と、
`
` 上記電極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上
`
`を経て上記段差部サイドウォールに至る領域の上に形成され、シリサイドからな
`
`るソース・ドレイン電極と
`
`をさらに備えていることを特徴とする半導体装置。
`
` 【請求項6】 半導体基板上に酸化膜を形成する第1の工程と、
`
` 上記酸化膜の上に上記酸化膜とは異なる材料で構成されるエッチングストッパ
`
`膜を堆積する第2の工程と、
`
` 上記エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、
`
`この開口部の半導体基板をエッチングして溝部を形成する第3の工程と、
`
` 上記溝部の深さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの
`
`絶縁膜を全面に堆積する第4の工程と、
`
` 上記絶縁膜が堆積された状態の半導体基板を少なくとも上記エッチングストッ
`
`パ膜の表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を
`
`取り囲む溝型素子分離を形成する第5の工程と、
`
` エッチングにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し
`
`、上記素子形成領域と上記溝型素子分離との間に上記溝型素子分離の側が上記素
`
`子形成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第6の
`
`工程と、
`
` 上記基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくとも
`
`ゲート電極をパターニングする第7の工程と、
`
` 基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`
`8の工程と、
`
` 上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`
`ス・ドレイン領域を形成する第9の工程と
`
`を備えていることを特徴とする半導体装置の製造方法。
`
`Page 6 of 165
`
`Page 6 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 3/ 31
`~r 7—33o112( 7.12.19)
`
` 【請求項7】 請求項6記載の半導体装置の製造方法において、
`[%fi%7) %fi%6fifi®¥%¢%%®%%fi&K£w1.
`
` 上記第2の工程では、少なくとも上記第8の工程におけるオーバーエッチング
`LE%2®IETH.9&<&%ifi%8®IEK£fi6i—N—Iy?Vf
`
`量を考慮して、上記第6の工程で所定値以上の高低差を有する段差部が露出され
`%%%§Lf.ifi%6®IETfiEEfl:®%fi%%Efé&%%fl%wéh
`
`るようにエッチングストッパ膜の膜厚を定めることを特徴とする半導体装置の製
`éiémiyfvfx%yNfi®fiE%Ew5:&%%w&¢é$§¢%%®%
`
`造方法。
`%fi&o
`
` 【請求項8】 半導体基板上に酸化膜を形成する第1の工程と、
`[%fi%8l
`¥§¢%fi:K%mfi%%fifé%1®IEk.
`
` 上記酸化膜の上にゲート電極となる第1の導電膜を堆積する第2の工程と、
`Lfi%kfi®LKE—%%@&&5%1®%%fi%fi%f5%2®I&&.
`
` 上記第1の導電膜のうち溝型素子分離を形成しようとする領域を開口し、この
`:fi%1®§%fi®5B%fl$¥fi%%%fiLi5kféfifiéfinb.:®
`
`開口部の半導体基板をエッチングして溝部を形成する第3の工程と、
`%D%®¥%¢%m%Iy%y7Lf%%%%fif5%3mlfik.
`
` 上記溝部の深さ及び上記第1の導電膜の膜厚を加えた値以上の厚みの絶縁膜を
`:E%%®%é&m:fi%1mfififimfigémztfiuimfiamfififié
`
`全面に堆積する第4の工程と、
`éfiKfi%f5%4®IE&.
`
` 上記絶縁膜が堆積された状態の半導体基板を、少なくとも上記第1の導電膜の
`Lfififififlfifiénkfifimfifiwfifié.@&<&%:E%1®§%fi®
`
`表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を取り囲
`§fifl%mf6iT¥fimf6&£%K.iE%%K:fi$¥%fi%fi%WD@
`
`む溝型素子分離を形成する第5の工程と、
`U%fl$¥fi%%%fif5%5®IEk.
`
` 上記平坦化された基板の全面上に少なくとも上部ゲート電極となる第2の導電
`Lfi¥flméhk%fi®£fiLK9&<&%i%5—%%@&&5%2®§%
`
`膜を堆積する第6の工程と、
`fi%fi%Té%6®IE£\
`
` 上記第1及び第2の導電膜から少なくともゲート電極をパターニングするとと
`:fi%1&fi%2®§%fim6&&<&%f—F%@%N&—:yff6&&
`
`もに、上記素子形成領域と溝型素子分離との間に上記素子分離の側が上記素子形
`%K.:fi§¥%fi%fi£%fl$¥fi%&®%tLfi$¥%%®wfliE$¥%
`
`成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第7の工程
`fi%%®¥§¢%fiiD%x?y7%K%<&5&%%%%méfié%7®IE
`
`と、
`&
`
` 基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`%fi®éfiLK%%fi%%%Lt%.fifi%Iy?y7Ki0.LEE—%%
`
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`@&@LE&%%®%%fiiKLfi%%fimEfiéfifiFW¢—w%%fif5%
`
`8の工程と、
`8®IEk\
`
` 上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`LE?-1%@®fiw®$¥%fl%fi®¥§¢%fiWKfiflwéfiflLTV-
`
`ス・ドレイン領域を形成する第9の工程と
`2-Pv4V%fi%%fi%é%9®Ifi&
`
`を備えていることを特徴とする半導体装置の製造方法。
`éfizfwé:k%%&&f饧¢%E®%fifi&o
`
` 【請求項9】 請求項8記載の半導体装置の製造方法において、
`[%fi%9) %fi%8fifi®¥%¢%%®%%fi&K£w1.
`
` 上記第2の工程では、少なくとも上記第8の工程におけるオーバーエッチング
`LE%2®IETH.9&<&%ifi%8®IEK£fi6i—N—Iy?Vf
`
`量を考慮して、上記第7の工程で所定値以上の高低差を有する段差が露出される
`fiéfifiuf.:fi%7®:ETfiEEu:®%fi%%fi%é&%fl§méné
`
`Page 7 of 165
`
`Page 7 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 4/ 31
`
`ように上記第1の導電膜の膜厚を定めることを特徴とする半導体装置の製造方法
`
` 【請求項10】 請求項6又は8記載の半導体装置の製造方法において、
`
`。
`
` 上記第9の工程を終了した後に、少なくとも上記ソース・ドレイン領域の表面
`
`付近の領域をシリサイド化する工程をさらに備えていることを特徴とする半導体
`
`装置の製造方法。
`
` 【請求項11】 請求項6又は8記載の半導体装置の製造方法において、
`
` 上記第7の工程の後上記第8の工程の前に基板の全面上に保護用酸化膜を堆積
`
`する工程をさらに備え、
`
` 上記第8の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`
`部の側方にサイドウォールとなるL字状シリコン窒化膜をパターニングした後、
`
`上記マスクを除去するように行うことを特徴とする半導体装置の製造方法。
`
` 【請求項12】 請求項6又は8の半導体装置の製造方法において、
`
` 上記第7の工程では、上記導電膜の上にさらに第1の保護用絶縁膜を堆積し、
`
`該第1の保護用絶縁膜をゲート電極とともにパターニングし、
`
` 上記第7の工程の後上記第8の工程の前に基板の全面上に第2の保護用絶縁膜
`
`を堆積する工程をさらに備え、
`
` 上記第8の工程では、上記第2の保護用絶縁膜の上にサイドウォール形成用シ
`
`リコン膜を堆積し、上記ゲート電極及び段差部の側面上に上記からなる電極部サ
`
`イドウォール及び段差部サイドウォールを形成し、
`
` 上記第9の工程の後に、上記電極部サイドウォール,上記ソース・ドレイン領
`
`域及び上記段差部サイドウォールに跨る領域をシリサイド化する工程をさらに備
`
`えていることを特徴とする半導体装置の製造方法。
`
`Page 8 of 165
`
`Page 8 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 5/ 31
`~r 7—33o112( 7.12.19)
`
`【発明の詳細な説明】
`[%%®%fl&fi%)
`
` 【0001】
`[0001]
`
` 【発明の属する技術の分野】
`[%%®Efé&fi®%%)
`
` 本発明は、溝埋め込み分離型の素子分離を有する半導体装置の構造及びその製
`$%%n.%fibfi#fi%fl®$¥fi%%Ef6¥§¢%fi®%fi&@%®%
`
`造方法の改良に関する。
`fifi&®&fim%f5o
`
` 【0002】
`[ooom
`
` 【従来の技術】
`[%%®&W}
`
` 近年、半導体装置の高集積化、高性能化の進展にともない、益々微細化の要求
`fi$.¥%¢%fi®%$%m.%%%k®@%mk%&w.Hkwflm®%fi
`
`が高まっている。そのため従来の技術の改良だけではそれらの要求に追随できず
`flfiiorwéo%®tb%%®&W®&EfiHTm%mE®EfiK£%T%f
`
`、新規技術導入が余儀なくされている技術分野もある。例えば素子分離形成方法
`.%fi&fi%Afl%%&<émrwé&W%%%%é.mzfi$¥%%%fifi&
`
`として、従来はその製法の簡便さと低コスト性の観点からLOCOS分離法によ
`&Lf.%%m%®%&®%fié&fi:x%%®fifimBLocos%%&Ki
`
`り素子分離が形成されてきたが、最近では、より微細な半導体装置を形成するに
`0$¥%%fl%fiémT%tfl.%fifim.i@wfl&$%¢%%%%fi¢ét
`
`は溝埋め込み分離型の素子分離(以下、単に溝型素子分離という)を設けた方が
`m%@wM#%%fl®$¥%%(UT.$K%fl$¥%%&w5>%%fitfifl
`
`有利であると考えられてきている。
`fiflT%é&%i%hT%Twéo
`
` 【0003】
`[ooom
`
` すなわち、LOCOS分離法は、選択酸化の方式をとっているため、その酸化
`ffibb.LoCOS%%&m.ER%k®fiK%&oTwétw.%®%k
`
`を防止するためのマスクとの境界でいわゆるバーズビークが発生し、実際のマス
`75:l3)‘3JLfi“é7‘:&’>0><7;<7 &0)ifi3$'~'C°1/\7}0@E>/*‘—7<“t“—7 75‘=‘%=E$ 1/.
`3"%Ffi%0><’><
`
`ク寸法よりも素子領域側に分離領域の絶縁膜が侵入して寸法変化が生じ、この変
`7¢&iD%$¥%fi%Kfi%%E®%%fiflEALffififimfliu.:0?
`
`化量が0.5μm世代以降の微細化には許容できない数値となる。そのため、量
`mafia.5umfifiu%®wflmKm%ET%&w#E&&5.%®tw.%
`
`産技術の分野においても寸法シフトのきわめて少ないトレンチ分離法への転換が
`E&W®%%K£wf%¢&v7%®%b&Tw&w%vy%%%&~®Eflfl
`
`始まりつつある。例えばIBM社が0.5μmCMOSプロセスとしてMPUの
`%iDOO%6oWifiIBM&flO.5umCMOS7U?X£LTMPU®
`
`量産に溝型素子分離構造を導入している(参考文献:IBM Journal
`%Ec:>‘(fifl7%¥éa‘?r%E1%iE7a‘:%J\L'cu\E> (vififijcfiikz I BM J o u r n a 1
`
`of Research and Development、VOL.39、N
`of Research and DeVe1opment\VOL.39\N
`
`O.1/2、1995、33-42頁)。
`0.1/2.1995.33—42E>o
`
` 【0004】
`[0004]
`
` 図6は、従来のトレンチ分離とMOSFETとが設けられた半導体装置の例を
`Haw.%%®%vVf%%&M0sFET&fl$fiEmk¥§¢%fi®w%
`
`示す断面図である。同図に示すように、シリコン基板101には溝型の素子分離
`fiffififlfibéofiflmfifiém.VU:V%fi101Km%fl®$¥fi%
`
`105aが形成されている。そして、素子分離105aによって囲まれた活性領
`1 0 5 a z2‘>‘if35JZé2h'cu\Z>. Zclxc.
`i%¥éa‘%E1 0 5 a c:.,to'C@i;h7‘:¥£+$’fiE
`
`域上には、ゲート絶縁膜103a及びゲート電極107aと、ゲート電極107
`iiiccczt.
`/7“— M’=@fi<%H%1 0 3 M20‘/7“— M31131 0 7 a 9:.
`/7“— MEE1 0 7
`
`Page 9 of 165
`
`Page 9 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 6/ 31
`~r 7—33o112( 7.12.19)
`
`aの両側面上の電極部サイドウォール108aとが設けられている。また、活性
`a 0>fifi1fl|JfiL0>%E$@%r$*2‘% F‘r77r—/I/1 0 8 a 9273317‘ r’o2h'cu\Z>o $72. 131$
`
`領域においてゲート電極107aの両側方に位置する領域に低濃度ソース・ドレ
`%fiK£wT€—%%@107a®fi%fiKfiE?é%fiKfi%§V—X-PV
`
`イン両いい106aと、高濃度ソース・ドレイン領域106bとが設けられ、素
`4"/film/\1 0 6 a 2:. F%?»%r§y—;<- PI/4 /fifiiil 0 6 b 2:75‘=‘%c7‘B2n.
`3%
`
`子分離105aの下方にチャネルストップ領域115が設けられている。また、
`¥éa‘%E1 0 5 a 0>Tj3c:%:vX‘~/I/7< % ~y7°’r3Eii1 1 5i2‘=‘%c7‘ E7h'C1/\Z>o 32%;.
`
`素子分離105aの及び活性領域として機能しないシリコン基板101の上に亘
`$¥%%105a®&fi%%%fi&Lf%%L&wyU:V%fi101®iKE
`
`ってゲート電極107aと同じポリシリコン膜からなるゲート配線107bがゲ
`o1E—%%@1o7akfiUfiUvU:yfim6&5E—%%fi1o7bfl€
`
`ート絶縁膜103bを介して設けられ、その両側面上には配線部サイドウォール
`—F%%fi103b%fiLT$HEn.%®fi%fiiKH%fi%%%P¢¢~w
`
`108bが設けられている。さらに、ゲート電極107a,ゲート配線107b
`1 0 8 b75‘>‘$c7‘E;nru\Z>. éracc.
`/7“—%%31<@1 0 7 a,
`/7“—19aa'~§.1 0 7 b
`
`及び高濃度ソース・ドレイン領域106bの上には、それぞれシリサイドからな
`&@%%§y—x-Fv4y%@1o6b®:mm.%m%mvU%4Pm5&
`
`る上部ゲート電極109aと、上部ゲート配線109bと、ソース・ドレイン電
`5:315/7“— 1%-EE1 0 9 a 2:. 1915- kfiafil 0 9 b 9:. y—;<- PI/4
`
`極109cとが設けられている。さらに、シリコン酸化膜からなる層間絶縁膜1
`@1o9c&fl%H6mrwé.éEm.vU:y%mfimE&5E%%%fi1
`
`1と、層間絶縁膜111上に形成された金属配線112と、層間絶縁膜111内
`1:.E%%%fi111:K%fiémt&E%fi112k.E%%%fi111W
`
`に形成されたコンタクトホール内に埋め込まれ、金属配線112とソース・ドレ
`K%fiémt:y57%m—wmK@b@im.@E%fi112&y—x-Pv
`
`イン電極109cとの間を接続するコンタクト部113とが設けられている。
`4 ‘/E31931 0 9 c J:0>F'nEJ7a‘:EE%%9“6:z‘/517 115451 1 3 2:75‘=‘%5z“c7‘B2h'cu\Z>.
`
` 【0005】
`[ooom
`
` 次に、図7(a)~(e)を参照しながら、上記図6に示す従来の溝型素子分
`&K.E7(a)~(e)%£%L&flE.iEE6K%f%%®%fl$¥%
`
`離とMOSFETとを有する半導体装置の製造工程について説明する。
`%&M0sPETk%Ef饧¢%E®@%:EKow1fi%fé.
`
` 【0006】
`[0006]
`
` まず、図7(a)に示すように、シリコン酸化膜105(図示せず)を堆積し
`if.E7(a)m%fi5m.vU:y%mfi1o5(E%fif>%%%L
`
`てから、シリコン窒化膜117の表面が露出するまで全面を平坦化する。この工
`(me.vu:y%m@117m§fifi%m%5:vé@&¥mm¢5.:0:
`
`程によって、素子分離領域Reisoには、上記溝部104に埋め込まれたシリコン
`Emiof.$¥%%%fiRammM.:E%%1o4m@bflimkyU:y
`
`酸化膜からなる溝型の素子分離105aが形成される。その後、いったんシリコ
`%mfimB&é%fl®$¥%%1o5afl%fiémé.%®%.wotmvU:
`
`ン酸化膜116を除去した後、ゲート酸化膜103を全面に形成する。
`y%mfi116%%£Lk%.€—%@mfi1o3%éfim%fi%éo
`
` 【0007】
`[ooofl
`
` 次に、図7(c)に示すように、素子分離105aの下方に不純物イオンの打
`&K.E7(c)Kfifiém.$¥%%1o5a®TfiK$m%4iy@fl
`
`ち込みを行って、チャネルストップ領域115を形成した後、全面にポリシリコ
`EE#%fioT.?¥*WXFy7%fi115%%fiLt%.éfimfivvvfi
`
`ン膜107を堆積し、その上にゲート形成領域以外の領域を開口させたフォトレ
`Vfi1o7%%%L.%®LKE—%%fi%fiU%®%fi%%Défik7xkv
`
`ジスト膜121を形成する。
`Vx%fi121%%fif5o
`
`Page 10 of 165
`
`Page 10 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`EE‘ 5:] E93/3'=H1%
`[§HE|] 3:2 7. 12. 19
`flfl " 7-330112( 7.12.19)
`[特許]平 7-330112( 7.12.19) 頁: 7/ 31
`
` 【0008】
`[0008]
`
` 次に、図7(d)に示すように、フォトレジスト膜121をマスクとして、ポ
`&K\E7(d)Kfifiémx7¢%vVx%fi121%vx7<\fi
`
`リシリコン膜107のドライエッチングを行い、素子形成領域Refet内のMOS
`UVU3Vfi1O7®F?4ly?V7%fiP\$¥%fi%@RfiaW®MOS
`
`FETのゲート電極107aと、素子分離105a上からシリコン基板101上
`FET®5—F%@1O7ak\$¥fi%1O5aiWEVU3V%W1O1L
`
`に跨るゲート配線107bとを形成する。そして、フォトレジスト膜121を除
`K%55—FEfi107bk%%fiT5o%LT\7%FVVX%fi121%%
`
`去した後、ゲート電極107aをマスクとしてシリコン基板101内に不純物イ
`fbfifix5—F%@1O7a%VX7<VU3V%fi1O1WK$%%%
`
`オンの注入を行って、低濃度ソース・ドレイン領域106aを形成する。その後
`%y®EA%fioT\fi%Ey—x-Pvxyfifiloaaéfififéo%®%
`
`、基板の全面上にシリコン酸化膜108を堆積する。
`\%fi®éfiiKVU:V%kfi108%fi%Téo
`
` 【0009】
`[ooom
`
` 次に、図7(e)に示すように、シリコン酸化膜108の異方性ドライエッチ
`fiK\E7(e)K%fi5K\VU:V@kfi108®fifi%F3%ly?
`
`ングを行ってゲート電極107a及びゲート配線107bの両側面上に、それぞ
`Vf%fioTf—F%@107a&@5—FEfi107b®W%fiiK\%h?
`
`れ電極部サイドウォール108a及び配線部サイドウォール108bを形成する
`m%@%%%P¢x—w1o8a&@Efi%%%P¢x—w108b%%fifé
`
`。その際、シリコン酸化膜108下方のゲート酸化膜103も同時に除去され、
`O%®%\VU:V@mfi108Tfi®€—F@kfi103%fi%K%£éfl\
`
`ゲート電極107aの下方のゲート酸化膜103aと、ゲート配線107bの下
`5—F%@107a®Tfi®5—F@kfi103ak\5—FEfi107b®T
`
`方のゲート酸化膜103bのみが残る。その後、ゲート電極107a及び電極部
`fi®5—F@kfi103b®fiflfi5o%®%\5—F%@107a&@%@%
`
`サイドウォール108aをマスクとして不純物イオンを斜め方向から注入し、高
`%4F7i—w108a%VX7£LT$%%%iV%fi®fifi#EElL\g
`
`濃度ソース・ドレイン領域106bを形成する。その後、全面にTi膜を堆積し
`%§7—X-PV%V%@106b%%fiTéo%®%\éfiKTifi%%%L
`
`た後、高温熱処理を行って、Ti膜とTi膜に直接接触するシリコンで構成され
`k%\%Rflflfl%fioT\Tifi&TifiKEfi§%?6VU:Vf%Wéh
`
`る部材とを反応させてシリサイドからなる上部ゲート電極109aと、上部ゲー
`é%H&%fiWéfiTVU%%P#6&6L%€—F%@109ak\i%5—
`
`ト配線109bと、ソース・ドレイン電極109cとを形成する。
`%%fi1o9bk\y—x-Pv4y%@1o9c&%%fiTéo
`
` 【0010】
`[00:10]
`
` その後の工程は省略し、MOSFETの最終的な構造を図5に示す。図5にお
`%®%®IEm%%L\MosFET®%%%&%fi%E5m$foE5Kfi
`
`いて、層間絶縁膜111の上に金属配線112が形成され、金属配線112とソ
`VT‘E%%%fi111®LK&E%fi112fl%fiéfl\$E%fi112&7
`
`ース・ドレイン電極109cとの間は、コンタクトホールを埋め込んだWプラグ
`-2-PV%V%@109ck®Wfi\:V57F$—w%fibflhEW737
`
`等からなるコンタクト部113により接続されている。
`%m5&é:y57%%113m;D%fiémTwéo
`
` 【0011】
`[oo1n
`
` 上述のような溝型素子分離構造を採用する場合、熱酸化により厚いシリコン酸
`:fi®;5&%fl$¥%%%fi%Rfifé%é\flfimmiwfiwyvzyfi
`
`化膜を形成するLOCOS法のようなバーズビークつまり活性領域内への酸化膜
`mfi%%fif5Locos&®i5&N—X€—7oiD%%%fiW~®@mfi
`
`の入り込みがないので、ソース・ドレイン領域の寸法シフトが抑制される。そし
`mlbflaflfiwmfx7—x-Pv4y@m®¢%v7LflWfiém5o%L
`
`Page 11 of 165
`
`Page 11 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 8/ 31
`
`て、図7(c)に示す工程では、素子分離105aと素子形成領域Refetのシリ
`
`コン基板101とが平坦化されている。
`
` 【0012】
`
` 【発明が解決しようとする課題】
`
` しかしながら、上述のようなトレンチ構造の素子分離を有する半導体装置では
`
`、以下のような問題があった。
`
` 【0013】
`
` すなわち、図7(d)に示す状態から同図(e)に示す状態に移行する際に、
`
`シリコン酸化膜108の異方性エッチングを行って各サイドウォール108a,
`
`108bを形成するが、そのときオーバーエッチングを行う必要がある。このオ
`
`ーバーエッチングによって、素子分離105aの表面がある程度下方まで掘り込
`
`まれる。
`
` 【0014】
`
` 図8(a),(b)は、このときの高濃度ソース・ドレイン領域106bと素
`
`子分離105aとの境界付近を拡大して示す断面図である。
`
` 【0015】
`
` 同図(a)に示すように、図7(d)に示す工程と図7(e)に示す工程との
`
`間で、不純物イオンを斜め方向から注入して高濃度ソース・ドレイン領域106
`
`bを形成する工程を行うが、素子分離105aが下方まで掘れ下がっているので
`
`、このイオン注入の際、素子分離105aの端部の下方にまで高濃度ソース・ド
`
`レイン領域106bが形成されてしまう。したがって、高濃度ソース・ドレイン
`
`領域106bとチャネルストップ領域115との近接が生じ、接合耐圧劣化や接
`
`合リークの増大等の不具合を招く。
`
` 【0016】
`
` また、図8(b)に示すように、高濃度ソース・ドレイン領域106bの上に
`
`Ti膜等を堆積して下方のシリコンと反応させるシリサイド化を行うものでは、
`
`シリサイド層がシリコン基板101と素子分離105aとの界面に侵食しやすく
`
`なり、シリサイドからなるソース・ドレイン電極109cとチャネルストップ領
`
`域115との間で短絡電流の発生を招く虞れもあった。
`
`Page 12 of 165
`
`Page 12 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`EE‘ 5:] E93/3'=H1%
`[§HE|] 3:2 7. 12. 19
`flfl " 7-330112( 7.12.19)
`[特許]平 7-330112( 7.12.19) 頁: 9/ 31
`
` 【0017】
`[001H
`
` 本発明は斯かる点に鑑みてなされたものであり、その目的は、上述のサイドウ
`$%%m%#éfiK%#T&émt%®f%D\%®E%m\ifi®%%P¢
`
`ォール形成の際のオーバーエッチングによる溝型素子分離領域の掘り下がりを防
`x—w%fi®%®i—N—lyfVfKié%fl$¥%%%fi®%0TflD%%
`
`止する手段を講ずることにより、溝型素子分離構造を有しながら、接合リークや
`¢fé$&%fifé:kmiD\%fl$¥%%%%%fiL&flB\%éU—7%
`
`接合耐圧の劣化、短絡電流等のない微細かつ高性能な半導体装置及びその製造方
`%émE®%m\fi%%%%®@wwmmo%%%&$%¢%fi&@%mflfifi
`
`法を提供することにある。
`E%%fif5:&Kbéo
`
` 【0018】
`[0018]
`
` 【課題を解決するための手段】
`[fi%%%%fétw®$%)
`
` 上記目的を達成するために、本発明の講じた解決手段は、素子形成領域の半導
`LfiE%%§fifékbK\$%%®%Uk%R$%fi\$¥%fi%fi®¥§
`
`体基板と溝型素子分離との間に、溝型素子分離の側が高くなるような段差部を形
`¢%fi&%fl$¥%%&®fiK\%fl$¥%%®wfl%<&éi5&%%%%%
`
`成し、この段差部にサイドウォールを設けたものである。具体的には、請求項1
`fit‘:®%%%K%%P7¢—W%%Hk%®T%éoE¢%KH\%fi%1
`
`~5に記載される半導体装置と、請求項6~12に記載される半導体装置の製造
`~5Kfifiéhé$§¢%E£\%fi%6~12Kfifiéhé$§¢%%®%%
`
`方法とに関する手段を講じている。
`fiE&m%fé$%%%Urwéo
`
` 【0019】
`[001m
`
` 本発明の半導体装置は、請求項1に記載されるように、半導体基板と、上記半
`$%%®¥%W%%m\%fi%1mfifiéméi5K\¥%¢%fi&\:fi¥
`
`導体基板の一部に設けられた素子形成領域と、上記素子形成領域を取り囲み、上
`§¢%fi®~mt%H%mk$¥%fi%fi&\:E§¥%fi%fi%WD@a\L
`
`記素子形成領域との間に上記素子形成領域の半導体基板よりもステップ状に高く
`fi§¥%fi%fi&®%tLfi§¥%fi%@®¥%¢%fiiD%x?y7fiK%<
`
`なる段差部を有し絶縁性材料からなる溝型素子分離と、上記素子形成領域と溝型
`&é%%%%fiL%%%Hflm5@5%@$¥%%&x:E$¥%fi%fi&%fl
`
`素子分離との間の段差部の側面上に形成された段差部サイドウォールとを備えて
`$¥fi%&®%®&%%®%fiiK%fiéht&%%%%P¢x—wk%fiiT
`
`いる。
`1/\E>o
`
` 【0020】
`[0()20)
`
` この構成により、溝型素子分離の端部に溝型素子分離の表面が素子形成領域の
`:®%fiKiD\%fl$¥%%®fi%K%fl$¥%%®§fifl$¥%fi%@®
`
`半導体基板表面よりも高くなった段差部が設けられているので、半導体装置の不
`¥§¢%fi%fiiD%%<&ok%%%fl%UEhTwé®f\¥§W%E®$
`
`純物拡散層を形成する際の不純物イオンの注入の際に素子分離の端部下方への不
`fl%%%E%%fif5%®$fl%4iy®&A®%K§¥%%®fi%Tfi«@$
`
`純物イオンの注入が阻止される。また、シリサイドからなるソース・ドレイン電
`fi’*M%4’21“/0)‘7$7\75‘>‘|3flJJ:<‘;<7FLZ>o $7‘; “/947%’ l~“75>E7ZCE>7—/'< - PI/4’
`
`極を設ける構造を採用する場合にも、段差部サイドウォールによってシリサイド
`@%$H5%%%Rfif5%éK%\%%%%%P¢x—wKioTVU%%F
`
`層の奥方への侵入が阻止されているので、ソース・ドレイン電極とチャネルスト
`Ewfifimwfixflmtémrwémfxv—x-Pv4y%@&%v*wx%
`
`ップ領域等の基板領域との間に短絡電流が発生するのを防止することができる。
`y7%fi%®%m%fi&®%t@%%fifl%$¢é®%%¢fé:kflfiééo
`
`したがって、溝型素子分離における各半導体装置間の分離機能の低下が防止され
`Ltflofx%fl$¥%%KfiUé%¥%¢%%%®fi%%%®fiTfl%¢ém
`
`Page 13 of 165
`
`Page 13 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 10/ 31
`
`ることになる。
`
` 【0021】
`
` 請求項2に記載されるように、請求項1において、上記段差部サイドウォール
`
`を、絶縁性材料で構成することができる。
`
` 【0022】
`
` 請求項3に記載されるように、請求項1において、上記素子形成領域に、ゲー
`
`ト電極,該ゲート電極の両側面上の電極部サイドウォールを有するMISFET
`
`を形成し、上記段差部サイドウォールの少なくとも一部を、上記電極部サイドウ
`
`ォールと同時に形成することができる。
`
` 【0023】
`
` 請求項4に記載されるように、請求項3において、上記電極部サイドウォール
`
`を、ゲート電極の側面及び上記半導体基板の上に亘って保護酸化膜を介して形成
`
`されたほぼ一定の厚みのL字状シリコン窒化膜で構成し、上記段差部サイドウォ
`
`ールを、上記素子形成領域と溝型素子分離との間の段差部の側面及び半導体基板
`
`の上に亘って保護酸化膜を介して形成されたほぼ一定厚みのL字状シリコン窒化
`
`膜で構成することができる。
`
` 【0024】
`
` この構成により、段差部に設けられたL字状シリコン窒化膜によって溝型素子
`
`分離における各半導体装置間の分離機能の低下が防止される。しかも、サイドウ
`
`ォールを形成する際のオーバーエッチングによっても溝型素子分離の膜厚が低減
`
`することのない構造となるので、段差の値を小さくすることが可能となる。した
`
`がって、ゲート電極をパターニングする際の活性領域上の半導体基板と溝型素子
`
`分離とがフラットな状態に近付くので、ゲートの仕上がり寸法精度が向上するこ
`
`とになる。
`
` 【0025】
`
` 請求項5に記載されるように、請求項3において、上記電極部サイドウォール
`
`及び段差部サイドウォールをいずれもシリコン膜で構成し、上記電極部サイドウ
`
`ォールと上記ゲート電極及びシリコン基板との間に介設された絶縁膜と、上記電
`
`極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上を経て上
`
`Page 14 of 165
`
`Page 14 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 11/ 31
`~r 7—33o112( 7.12.19)
`
`記段差部サイドウォールに至る領域の上に形成され、シリサイドからなるソース
`E&%%%%P¢¢—wK§5%@®LK%fién.VU%%Pm6&é7—x
`
`・ドレイン電極とをさらに設けることができる。
`-Pv4V%@k%éEK%H6:&flT%5o
`
` 【0026】
`[O()26]
`
` この構成により、段差部サイドウォールによる不純物イオンの注入阻止機能と
`Cwfifimib.&%%%4PWx—wKié$m%4iy®EAm¢%%&
`
`、シリサイド化工程におけるシリサイド層の奥方への侵入阻止機能とが得られる
`.VU%%FkIEKfifiéVU%%PE®fifi~®§Am¢%%&flfiEhé
`
`。しかも、電極部サイドウォール,ソース・ドレイン領域及び段差部サイドウォ
`oL#%.%@%%%P7i—w,7-2-FV%V%fi&@&%%%%P9¢
`
`ールに亘る広い領域の上にシリサイド層からなるソース・ドレイン電極が設けら
`—wKEéKw%m®LmyU%%PEmE&év—x-Pvxyfififlfifia
`
`れているので、上層の配線からのコンタクトの形成が容易かつ確実となり、信頼
`hrwémf.LE®Efim%®:y57%®%fiflE%mO%%&&D.Efi
`
`性が向上するとともに素子形成領域の面積の低減が可能となる。
`fiflfiifékk%K$¥%fi%fi®@E®fiWflfl%&&5o
`
` 【0027】
`[o()27)
`
` 本発明に係る第1の半導体装置の製造方法は、請求項6に記載されるように、
`$%%K%é%1®$§¢%fi®%Efi&fi.%fifi6KEfién6i5K.
`
`半導体基板上に酸化膜を形成する第1の工程と、上記酸化膜の上に上記酸化膜と
`$%¢%fiLK%mfi%%fi?5%1®IEk.Lfifikfiwimififimfik
`
`は異なる材料で構成されるエッチングストッパ膜を堆積する第2の工程と、上記
`mflfiéfiflfififiénélyfyfx%yNfi%%%Té%2®IE&.ii
`
`エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、この開
`Iy?Vfx%yNfi®5B$¥fi%%%fiLi5&fé%fi%%Db.:®%
`
`口部の半導体基板をエッチングして溝部を形成する第3の工程と、上記溝部の深
`D%®$§¢%fi%Iy?VfLT%%%%fi?5%8mlfikxLfi%%®%
`
`さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの絶縁膜を全面に
`é&@LfiIy?Vfx%yNfi®fiE%MikEfl:®E&®%%fi%éfiK
`
`堆積する第4の工程と、上記絶縁膜が堆積された状態の半導体基板を少なくとも
`%%?é%4®:Ek.:fi%%fifl%%émt%%®¥§¢%fi%&&<k%
`
`上記エッチングストッパ膜の表面が露出するまで平坦化するとともに、上記溝部
`Lfilyfyfx%yNfi®fififl%wf6iT¥flmf6&k%K.Lfi%%
`
`に上記素子形成領域を取り囲む溝型素子分離を形成する第5の工程と、エッチン
`KLfi§¥%fi%fi%WD@U%fl$¥%%%%fif5%5®IEk.Iy?V
`
`グにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し、上記素子
`fmibx&&<&E:fiIy?Vfx%yNfi&@%kfi%%£L.iii?
`
`形成領域と溝型素子分離との間に上記溝型素子分離の側が上記素子形成領域の半
`%fi%fi&%fl$¥%%&®%KLE%fl$¥fi%®%fliE$¥%fi%fi®¥
`
`導体基板よりもステップ状に高くなった段差部を露出させる第6の工程と、上記
`Ewfifiiv%x?y7%K%<&ot&%%%%méfié%6®Ifi&.LE
`
`基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくともゲート
`§fiLKE—F%k%&@§%fi%fi%Lt%.$§%fi#%9&<&%€—F
`
`電極をパターニングする第7の工程と、基板の全面上に絶縁膜を堆積した後、異
`%@%N5—:V7f5%7®IE£\%fi®éfiiK%%fi%fi%Lk%\E
`
`方性エッチングにより、上記ゲート電極及び上記段差部の各側面上に上記絶縁膜
`fi%Iy?VfKiD.LE5-F%@&@LE%%%®%%fiLKLfi%%fi
`
`からなるサイドウォールを形成する第8の工程と、上記ゲート電極の両側の素子
`#E&é%%PW¢—W%%fif5%8®IEk.Lfi€—F%@®Ww®$¥
`
`形成領域の半導体基板内に不純物を導入してソース・ドレイン領域を形成する第
`%fi%fi®¥%¢%mWm$m%%%ALry—x-Pvxyfifiéfififéfi
`
`9の工程とを備えている。
`9®:E&%fizrw5.
`
`Page 15 of 165
`
`Page 15 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`EE‘ 4] §H%H%%
`[§§¢TE1] 32 7 12 19
`flfl " 7-330112( 7.12.19)
`[特許]平 7-330112( 7.12.19) 頁: 12/ 31
`
` 【0028】
`[0028]
`
` この方法により、第6の工程が終了した段階で素子形成領域の半導体基板と溝
`:®fiEKiU\$6®IEfl%TLk%%T$¥%fi%fi®¥§¢%fi&%
`
`型素子分離との間に段差部が形成されているので、第9の工程における不純物イ
`fl%¥%%&®fiK%%%fl%fiémrwé®f\%9®I&mfiHé$m%%
`
`オンの注入の際に、溝型素子分離の端部下方への不純物イオンの注入が阻止され
`iV®EA®%K\%fl$¥fi%®fi%Tfi«®$%%%iymfilflmiéh
`
`る。また、後にソース・ドレイン領域の表面付近をシリサイド化する場合にも、
`50ik\%K7—x-PV%V%%®§fiHfi%VU%%Pmf5%éK%\
`
`絶縁膜からなる段差部のサイドウォールによってシリサイド層の奥方への侵入は
`fi%fi#6&é%%%®%%P7¢~wKioTVU%%PE®%fi~®EAfi
`
`阻止される。したがって、接合耐圧の劣化や接合リーク等を防止できるとともに
`mfiéfléoLkflofx%%WE®%k$fi%U—7%%%iT%6&k%K
`
`、ソース・ドレイン電極とチャネルストップ領域等の基板領域との短絡電流の発
`\7-2-Pvxyfifikfvfiwx%y7%fi%®%fi%@&®@%%fi®%
`
`生を防止できる。
`$%%¢f%éo
`
` 【0029】
`[oo2m
`
` 請求項7に記載されるように、請求項6において、上記第2の工程では、少な
`%fi%7KEfiénéi5K\%fi%6KEwT\ifi%2®IETfi\@&
`
`くとも上記第8の工程におけるオーバーエッチング量を考慮して、上記第6の工
`<E%iE%8®IEKfiH5i—N—ly?V7%%%§LT\iE%6®I
`
`程で所定値以上の高低差を有する段差部が露出されるようにエッチングストッパ
`fiTfiEEui®%fi%%fi%é&%%fl%méméi5KIy%Vfxkyfi
`
`膜の膜厚を定めることができる。
`fi®fi§&$&5:&mT%éo
`
` 【0030】
`[0030]
`
` この方法により、第6の工程においてエッチングストッパ膜を除去したときに
`:®fiEKiD\%6®IEKEWTIy?VfX%yNfi%%£Lkk%K
`
`、オーバーエッチング量による溝型素子分離の膜減りを見込んだ高低差が確保さ
`xi—N—Iy%yf%m;5%@$¥%%®fiM0%EmAfi%fi%fl%%é
`
`れる。したがって、請求項6の作用が有効に得られることになる。
`hasLkflofx%fifi6®¢fiflfi%K@ghé:kK&éo
`
` 【0031】
`[0031]
`
` 本発明に係る第2の半導体装置の製造方法は、請求項8に記載されるように、
`$%%K%5%2®¥§W%%®%%fi&fi\%fifi8Kfifién5i5K\
`
`半導体基板上に酸化膜を形成する第1の工程と、上記酸化膜の上にゲート電極と
`¥%¢%fiiK%mfi%%fif5%1®IEk\:E%kfi®LKE—%%@&
`
`なる第1の導電膜を堆積する第2の工程と、上記第1の導電膜のうち溝型素子分
`&é%1®%%fi%%%fé%2®IEk\:E%1®%%fi®5B%fl$¥%
`
`離を形成しようとする領域を開口し、この開口部の半導体基板をエッチングして
`%%%fiLi5kfé%fi%%nL\:@%n%®$%W%m%Iy%yfLr
`
`溝部を形成する第3の工程と、上記溝部の深さ及び上記第1の導電膜の膜厚を加
`%%%%fifé%3®IEk\:E%%®%é&@LE%1®%%fi®fi§%M
`
`えた値以上の厚みの絶縁膜を全面に堆積する第4の工程と、上記絶縁膜が堆積さ
`zt@m:®E&®%%fi%éfim%%#é%4®:Ek\Lfififififlfifié
`
`れた状態の半導体基板を、少なくとも上記第1の導電膜の表面が露出するまで平
`mk%%®¥§¢%fi%\&&<&%:E%1®§%fi®§fifl%fif6iT¥
`
`坦化するとともに、上記溝部に上記素子形成領域を取り囲む溝型素子分離を形成
`mm¢5aa$m\:a%%m:a§%%m%m&mw@n%@§%%%&%m
`
`する第5の工程と、上記平坦化された基板の全面上に少なくとも上部ゲート電極
`fé%5®IEk\:fi¥flmémk%fi®£fiLK&&<k%i%5—%%@
`
`となる第2の導電膜を堆積する第6の工程と、上記第1及び第2の導電膜から少
`&&é%2®§%fi%%%?é%6®IE&\iE%1&fi%2®%%fi#E9
`
`Page 16 of 165
`
`Page 16 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 13/ 31
`
`なくともゲート電極をパターニングするとともに、上記素子形成領域と溝型素子
`
`分離との間に上記溝型素子分離の側が上記素子形成領域の半導体基板よりもステ
`
`ップ状に高くなった段差部を露出させる第7の工程と、基板の全面上に絶縁膜を
`
`堆積した後、異方性エッチングにより、上記ゲート電極及び上記段差部の各側面
`
`上に上記絶縁膜からなるサイドウォールを形成する第8の工程と、上記ゲート電
`
`極の両側の素子形成領域の半導体基板内に不純物を導入してソース・ドレイン領
`
`域を形成する第9の工程とを備えている。
`
` 【0032】
`
` この方法により、請求項6と同様の作用が得られるとともに、ゲート電極のパ
`
`ターニング工程では、基板全面がフルフラットな状態となっているので、ゲート
`
`電極のパターニング精度が向上する。
`
` 【0033】
`
` 請求項9に記載されるように、請求項8において、上記第2の工程では、少な
`
`くとも上記第8の工程におけるオーバーエッチング量を考慮して、上記第7の工
`
`程で所定値以上の高低差を有する段差が露出されるように上記導電膜の膜厚を定
`
`めることができる。
`
` 【0034】
`
` この方法により、請求項7と同様の作用が得られる。
`
` 【0035】
`
` 請求項10に記載されるように、請求項6又は8において、上記第9の工程を
`
`終了した後に、少なくとも上記ソース・ドレイン領域の表面付近の領域をシリサ
`
`イド化する工程をさらに設けることができる。
`
` 【0036】
`
` この工程により、低抵抗のソース・ドレイン電極が形成されるので、低電圧か
`
`つ高速で作動する半導体装置が形成されることになる。
`
` 【0037】
`
` 請求項11に記載されるように、請求項6又は8において、上記第7の工程の
`
`後上記第8の工程の前に基板の全面上に保護用酸化膜を堆積する工程をさらに設
`
`け、上記第8の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
`Page 17 of 165
`
`Page 17 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 14/ 31
`~r 7—33o112( 7.12.19)
`
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`V%kfi&VX7fifi&%fifi%%L.:E7X7fifi%IyfNy7LTLE
`
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`€—F%@&@&%%®%fiKLEvU:V%kfi%N&—:y7fét@®v
`
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`x7%%L.fi7x7%fiwTLEVU:V%kfimEifi€—F%@&@&%
`
`部の側方にサイドウォールとなるL字状シリコン窒化膜をパターニングした後、
`%®wfiK%%P&x—w&&5L$%VU:y%mfi%N&—:V7Lt%.
`
`上記マスクを除去するように行うことができる。
`LEvx7%%£f6i5Kfi5:&flT%éo
`
` 【0038】
`[0038]
`
` この方法により、段差部に残されたL字状の窒化膜からなる段差部サイドウォ
`:®fi&m;0.&%%mfiémtL$%®$mfim5&5&%%%4P?»
`
`ールの存在によって、第9の工程におけるイオン注入の際における素子分離の端
`—w®@EKiof.%9®IEK£U6%iV&A®%KfiUé$¥%%®%
`
`部下方への不純物イオンの注入が阻止される。また、シリサイドからなるソース
`%Tfi«®$M%%iV®EAflm¢éhéoit.vU%%PmE&67—x
`
`・ドレイン電極を設ける工程を後に行うようにした場合にも、シリコン窒化膜か
`-PV%V%@%%fl6IE%%Kfi5i5KLk%éK%\VU:V$mfi#
`
`らなる段差部サイドウォールによってシリサイド層の奥方への侵入が阻止される
`%&é&%%%4PW¢—wKioTVU%%FE®%fi~®EAflm¢éhé
`
`。しかも、第8の工程において、サイドウォールを形成する際のオーバーエッチ
`0L#%\%8®IEKEwT.%%P¢x—w%%fi?é%®i—N—Iy?
`
`ングが行われても、溝型素子分離の上に保護用酸化膜が堆積されているので、溝
`yfflfibmT%.%fl$¥%%®LK%%fi@mfifl%%éhTwémf.%
`
`型素子分離の膜減りが生じない。したがって、その分溝型素子分離と活性領域内
`fl$¥%%®fiWDfl$U&w.Ltflof.%®fi%@$¥%%&%%%fiW
`
`の半導体基板との間の段差を小さくすることができ、第7の工程でゲート電極を
`®¥%¢§fi&®%®&%%mé<f6:&flT%\%7®IETE—%%@%
`
`パターニングする際の段差が低減することで、ゲート電極のパターニング精度が
`N9—:Vff5%®%%flfiMf6:kT.5—%%@®N5—:V7%§fl
`
`向上する。
`fiiféo
`
` 【0039】
`loosm
`
` 請求項12に記載されるように、請求項6又は8において、上記第7の工程で
`%fi%12Kfifiéhéi5K\%fifi6Xfi8KEwT\iE%7®IET
`
`は、上記導電膜の上にさらに第1の保護用絶縁膜を堆積し、該第1の保護用絶縁
`M.Lfi§%fi®:KéBK%1®%%fi%%fi%%%L.$%1®%%fi%%
`
`膜をゲート電極とともにパターニングし、上記第7の工程の後上記第8の工程の
`fi%€—%%@&k%Kfl5—:yfL.:E%7®I@®%:E%8®I&®
`
`前に基板の全面上に第2の保護用絶縁膜を堆積する工程をさらに備え、上記第8
`WK%fi®éfiLK%2®%%fi%%fi%fi%f6IE%éEmfii.iE%8
`
`の工程では、上記第2の保護用絶縁膜の上にサイドウォール形成用シリコン膜を
`®IETfi.iE%2®%%fi%%%®iK%%PW¢—w%fifiVU:Vfi%
`
`堆積し、上記ゲート電極及び段差部の側面上に上記シリコン膜からなる電極部サ
`fifib.:E5—%%@&@&%%®%fi:KiEVU:Vfi#E&é%@%%
`
`イドウォール及び段差部サイドウォールを形成し、上記第9の工程の後に、上記
`%P¢x—w&@&%%%%P¢x—w%%fiL.LE%9®IE®&K.LE
`
`電極部サイドウォール,上記ソース・ドレイン領域及び上記段差部サイドウォー
`%@%%%PW¢—w,LE7—X-PV%V%fi&@Lfi&%%%%PW¢—
`
`ルに跨る領域をシリサイド化する工程をさらに設けることができる。
`wK%é%fi%VU%%Pmf6IE%éEK$fié:&flT%éo
`
` 【0040】
`[0040]
`
` この方法により、請求項6又は請求項8と同様の作用が得られる。また、ソー
`:®fi&m;D.fififiaxmfififisafifimwfiflfiaméoit.y-
`
`Page 18 of 165
`
`Page 18 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 15/ 31
`
`ス・ドレイン領域の表面付近をシリサイド化する工程において、シリコン膜から
`
`なるからなる段差部のサイドウォールの表面がシリサイド化されるものの、シリ
`
`サイド層の奥方への侵入は阻止される。したがって、ソース・ドレイン電極とチ
`
`ャネルストップ領域等の基板領域との短絡電流の発生を防止することが可能とな
`
`る。しかも、電極部サイドウォール-ソース・ドレイン領域-段差部サイドウォ
`
`ールの広い範囲に跨ってシリサイド化されたソース・ドレイン電極が形成される
`
`ので、上層配線からのコンタクト部の形成が容易となり、半導体装置の占有面積
`
`の低減も可能となる。
`
` 【0041】
`
` 【発明の実施の形態】
`
` (第1の実施形態)
`
` まず、第1の実施形態について、図1及び図2(a)~(e)を参照しながら
`
`説明する。図1は、本実施形態に係る半導体装置の構造を示す断面図であり、図
`
`2(a)~(e)は、図1に示す半導体装置の構造を実現するための製造工程を
`
`示す断面図である。
`
` 【0042】
`
` 図1において、一導電型のシリコン基板(又はウェル)1上に、シリコン基板
`
`1の表面付近の領域を多数の素子形成領域Refetに区画する素子分離領域Reiso
`
`には、溝型の素子分離5aが形成されている。この素子分離5aの表面は素子形
`
`成領域Refetのシリコン基板1の表面よりも十分に高く、両者間には所定の高低
`
`差を有する段差部が形成されている。この素子分離5aは、後述のようにシリコ
`
`ン基板1に形成された溝内に絶縁性材料を埋め込んで形成されたものである。そ
`
`して、少なくとも素子分離5aの底部には、シリコン基板1と同一導電型のチャ
`
`ネルストップ領域15が形成されている。
`
` 【0043】
`
` 一方、上記素子分離5aにより画成された素子形成領域Refetには、ゲート電
`
`極4,ゲート酸化膜3,電極部サイドウォール8a,低濃度ソース・ドレイン領
`
`域6a,高濃度ソース・ドレイン領域6bからなるMOSトランジスタが形成さ
`
`れている。また、高濃度の不純物拡散層からなるソース・ドレイン電極5等を有
`
`Page 19 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`Eéifiéd ED%fi'=I11%
`[%HEI] 3% 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 16/ 31
`~r 7—33o112( 7.12.19)
`
`するMOS形トランジスタ等が形成されている。また、素子形成領域Refet以外
`féMos%%§yVx5%m%fiémrwéoit.$¥%fi%fiRaau%
`
`の半導体基板上及び素子分離5a上にも、上記ゲート電極7aと同時に形成され
`0>¥§f2lK%$);ZJ:£’zZ>‘3%¥éa‘%E5 a J:c:1b. Lia/7‘— Ffiifi 7 a 2: Ifilfléfcliféfiliéft
`
`たゲート配線7b及び配線部サイドウォール7bが形成されている。さらに、ゲ
`7‘:/7“— maa'~§<7 b£2()“EEfi’*v?%f$*i‘4’ F"77r—/1/7 b z2‘>‘af35J2é:hru\Z>. é 51:.
`/7“
`
`ート電極7a,ゲート配線7b及び高濃度ソース・ドレイン領域6bの上部は、
`—%%@7a,E—%%fi7b&@%%§y—x-Pv4V%@6b@:%m.
`
`それぞれチタンシリサイド(TiSi2 )で構成された上部ゲート電極9a,上
`%m%m%&yyU%%P(Tisi2)T%fiéhtL%€—%%@9a,L
`
`部ゲート配線9b及びソース・ドレイン電極9cが形成されている。
`%r$*7‘— %EEfi’>?<9 b£zU‘y—;<- PI/4 ‘/E23119 c 7b‘>‘fF35J2é2h'cu\Z>o
`
` 【0044】
`[0044]
`
` ここで、本実施形態の特徴として、上記素子分離5aの段差部側面には、上記
`::?.$%m%%®%&&Lf.Lfi$¥%%5a®&%%wfimM.:E
`
`電極部サイドウォール8a,配線部サイドウォール8bと同時に形成された段差
`%@%%%PWx—w8a,%fi%%%F¢x—w8bkfi%K%fiémk&%
`
`部サイドウォール8cが形成されている。この段差部サイドウォール8cの一部
`%f$*7‘4’
`l~“'77r—/I/8 c i)‘=‘fF3BJié7h'Cb\E>o
`:0>E££%£%f$*7‘4’ l<"77r—/I/8 c 0>—‘.§f$
`
`は上記電極部サイドウォール8a及び配線部サイドウォール8bとつながる構造
`mLE%@%%%P?x—w8a&@%fi%%%F¢x—w8bkO&flé%%
`
`となっている。
`£726/3'C1z\Z>o
`
` 【0045】
`[0045]
`
` また、上記素子分離5aやゲート電極7a等が形成された基板の全面上には層
`it.:fi§¥%%5a%5—F%@7afiflfifiémkfifimfifiimmfi
`
`間絶縁膜11及び第1層目金属配線12が形成されており、第1層目金属配線1
`fimfifil1&@%1Efi&Emfi12fl%fiémT£@.%1EH@EEfi1
`
`2はコンタクト部13を介して素子形成領域の上部ゲート電極9aやソース・ド
`2m:y57%%13%fiLf$¥%fi%m®:%E—%%@9a%y—x-P
`
`レイン電極9cと接続されている。
`I/4’ ‘/E31939 c J:?§%f<%é2h'Cu\Z>o
`
` 【0046】
`[0046]
`
` 次に、上記図1の構造を実現するための製造工程について、図2(a)~(e
`fix.:fiE1®%%%%fifékb®@EIEKowT.E2(a)~(e
`
`)を参照しながら説明する。
`)%£%L&flBfi%fé.
`
` 【0047】
`[0047]
`
` まず、図2(a)に示すように、シリコン基板1上に、シリコン酸化膜16及
`if.E2(a)K%fi5K.VU:V%fi1LK.VU:V@mfi16&
`
`びシリコン窒化膜17を堆積し、素子分離領域Reisoを開口し素子形成領域Ref
`@yU:y%mfi17%%%L.$¥%%%fiRam%%DL$¥%fi%fiRd
`
`etを覆うフォトレジスト膜20をパターニングした後、フォトレジスト膜20を
`et%%5 771 E I/“/“X H1%2 0 %/*’5’—:‘/7“1,7‘:f’£. 771 E I/“/“X H1%2 O %
`
`マスクとして、上記シリコン窒化膜17及びシリコン酸化膜16を選択的に除去
`vx7&Lf.Lfiyuzyfimfil7&@yU:y%mfi16%ERmm%£
`
`し、さらに、シリコン基板1をエッチングして、溝部4を形成する。このとき、
`L. é 150:. “/U =1‘/§§$);?1 ’5:—'1‘—“/7*‘/7“1/C.¥%%?‘f$4%fF3BJ‘Z?“Z>o
`:0><Eé°\
`
`従来の溝部方法とは異なり、シリコン窒化膜17の膜厚を150~200nm程
`%%®%%fi&&mfl&@.vU:V%mfi17®%E%15o~20onmE
`
`度に厚くしておく、ただし、シリコン酸化膜16の膜厚は従来の方法と同様に1
`§KE<LT£<.tfiL.VU:V@mfi16®fiEm%%®fi&&fi%K1
`
`0~20nmである。そして、溝部4の深さも従来の方法と同程度でよく、50
`o~2onmfib5.%Lf.%%4®%é%%%®fi&&fiEETi<.50
`
`Page 20 of 165
`
`Page 20 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`[特許]平 7-330112( 7.12.19) 頁: 17/ 31
`
`0nm程度である。その後、後に形成されるソース・ドレイン領域に注入される
`
`不純物の導電型とは逆導電型の不純物イオンの注入を行って、チャネルストップ
`
`領域15を形成する。
`
` 【0048】
`
` 次に、図2(b)に示すように、上記フォトレジスト膜20を除去した後、溝
`
`部4の深さ及び残存するシリコン窒化膜17の厚みを加えた値つまり溝部4の底
`
`からシリコン窒化膜17の表面までの高さよりも十分な厚さの絶縁膜5(図示せ
`
`ず)を堆積し、化学的機械研磨(CMP)を行ってこの絶縁膜5をシリコン窒化
`
`膜17の表面が露出するまで除去し、基板面全体を平坦化する。この工程によっ
`
`て、素子分離領域Reisoに、絶縁膜5で構成される溝型の素子分離5aが形成さ
`
`れる。この平坦化方法については、本実施形態に限定されるものではなく、フォ
`
`トレジスト膜で素子形成領域Refetの反転パターンを用いてエッチバックする方
`
`法などを用いてもよい。
`
` 【0049】
`
` その後、図示しないが、上記シリコン窒化膜17を燐酸ボイル液などを用いて
`
`除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜1
`
`6を除去して、素子形成領域Refetのシリコン基板1表面を露出させる。この時
`
`点で、素子形成領域Refetのシリコン基板1表面と素子分離5aの表面との間に
`
`十分な高低差を有する段差部が露出されていることが本実施形態の特徴であり、
`
`その高低差は後述のサイドウォール形成工程におけるオーバーエッチング量等を
`
`考慮して、50~100nm程度である。ただし、本実施形態の効果を有効に得
`
`るためには、次に行われるサイドウォール形成時のサイドウォール用絶縁膜の厚
`
`さ及びオーバーエッチング量を適正に定める必要がある。
`
` 【0050】
`
` 次に、図2(c)に示すように、シリコン基板1及び素子分離5aの上にポリ
`
`シリコン膜7を堆積し、その上に、ゲート電極及びゲート配線が形成される領域
`
`以外の領域を開口したフォトレジスト膜21を形成する。そして、図示しないが
`
`、このフォトレジスト膜21をマスクとして、ドライエッチングを行って、ゲー
`
`ト電極7a及びゲート配線7bをパターニングする。
`
`Page 21 of 165
`
`
`
`[書類名]明細書 [受付日]平 7.12.19
`EE‘ 5:] E93/3'=H1%
`[§HE|] 3:2 7. 12. 19
`flfl " 7-330112( 7.12.19)
`[特許]平 7-330112( 7.12.19) 頁: 18/ 31
`
` 【0051】
`[0()51)
`
` 次に、図2(d)に示すように、基板の全面上に絶縁膜(シリコン酸化膜)を
`WK\E2(d)K%?i5K\%fi®é@iK%%fi(VU:V@mfi)%
`
`堆積し、この絶縁膜の異方性エッチングを行って、図2(e)に示すように、ゲ
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`ート電極7aの側面上には電極部サイドウォール8aを、ゲート配線7bの側面
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`上には配線部サイドウォール8bを形成する。その際、素子形成領域Refetのシ
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`リコン基板1と素子分離5aとの間の段差部の側面上にも段差部サイドウォール
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`8cが形成される。そして、この状態で不純物イオンの注入を行って、高濃度ソ
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`ース・ドレイン領域6bを形成する。この時点でも、素子形成領域Refetのシリ
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`コン基板1と素子分離5aとの間の段