[特許]1995-192181 (07.07.27)
`
`出願 (1) ( 07-192181)(07.07.27) 記号 (2020270178) 出願種別(01 )新法
`公開
` ( )( ) 公開基準日 (07.07.27) 国内優先 (0)
`公告
` ( )( ) 優先 ( ) 他 国
`審判 ( )( )( ) 担当 ( )(
` )
`登録
` ( ) ( ) 異議 ( 0) 請求項数 ( 17) 出願料金( 21,000)
`公決
` (起 )(担 ) 文献 ( ) 新規性 (0) 菌寄託 (0) 公害 ( )
`査定 ( ) (起 )(担 ) 前置 ( ) 解除 ( )公序・要約(0)
` (発 )(官 ) 審査・評価請求( 0-2) 未請求(0) 自動起案( )
`最終
` (A11)(08.12.19)
`公開準備 (1) 早期審査 ( )
`変更先 (1)( 08-191740)(01 ) 審決 ( )( )
`
` 原出願( )( )( )種別( )
`期間延長 ( ) 最新起案日 ( )
`公表 ( ) ( ) 翻訳提出 ( )国際出願( )
`再公表 ( ) 国際公開 ( )
`
`公開IPC4 H01L 21/90 DFIC 指定分類IPC
`公告IPC
`名称
`半導体装置及びその製造方法
`出願人 代表( ) 種(2)コ-ド(000005821) 国(27) パナソニック株式会社 ＊
`大阪府門真市大字門真１００６番地
`代理人 種(1)コ-ド(100077931) 前田 弘
`種(1)コ-ド( ) 小山 廣毅
`種(1)コ-ド(100100262) 松永 勉
`中間 (A63 )特許願 07.07.27( 21,000)完 (A96-1 )職権訂正07.10.05( )
`記録 (A84-1 )優先請求08.06.06( ) (A86-1 )閲覧請求17.06.20( )
`新出願
`国内優先(先)
`国内優先(後) 1 08-191740(08.07.22)
`
`TSMC Exhibit 1019
`
`Page 1 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］特許願
`［特許］平 7-192181( 7. 7.27) 頁: 1/ 2
`
`【書類名】
`
`特許願
`
`【整理番号】
`
`2020270178
`
`【提出日】
`
`【あて先】
`
`平成 7年 7月27日
`
`特許庁長官 殿
`
`【国際特許分類】
`
`H01L 27/118
`
`H01L 21/82
`
`【発明の名称】
`
`半導体装置及びその製造方法
`
`【請求項の数】
`
` 17
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`瀬川 瑞樹
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`宮永 績
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`藪 俊樹
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`中林 隆
`
`【発明者】
`
`【住所又は居所】 大阪府門真市大字門真１００６番地 松下電器産業株式
`
`会社内
`
`【氏名】
`
`上原 隆
`
`Page 2 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］特許願
`［特許］平 7-192181( 7. 7.27) 頁: 2/ 2
`
`【特許出願人】
`
`【識別番号】
`
`000005821
`
`【氏名又は名称】 松下電器産業株式会社
`
`【代表者】
`
`森下 洋一
`
`【代理人】
`
`【識別番号】
`
`100077931
`
`【弁理士】
`
`【氏名又は名称】 前田 弘
`
`【選任した代理人】
`
`【識別番号】
`
`100094134
`
`【弁理士】
`
`【氏名又は名称】 小山 廣毅
`
`【選任した代理人】
`
`【識別番号】
`
`100100262
`
`【弁理士】
`
`【氏名又は名称】 松永 勉
`
`【手数料の表示】
`
`【納付方法】
`
`予納
`
`【予納台帳番号】 014409
`
`【納付金額】
`
` 21,000円
`
`【提出物件の目録】
`
`【物件名】
`
`明細書 1
`
`【物件名】
`
`図面 1
`
`【物件名】
`
`要約書 1
`
`【包括委任状番号】 9006026
`
`【包括委任状番号】 9110638
`
`【プルーフの要否】
`
`要
`
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`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`［特許］平 7-192181( 7. 7.27) 頁: 1/ 33
`
`【書類名】
`
`明細書
`
`【発明の名称】 半導体装置及びその製造方法
`
`【特許請求の範囲】
`
`【請求項１】 半導体基板と、
`
`上面が上記半導体基板の表面よりも階段状に高くなるように形成された素子分
`
`離と、
`
`上記素子分離で囲まれた半導体基板内に不純物を導入して形成された複数の活
`
`性領域と、
`
`上記活性領域と素子分離との上に跨って形成された絶縁膜と、
`
`上記絶縁膜の一部を開口して形成され少なくとも一部分が上記活性領域の表面
`
`まで到達するコンタクトホ－ルと、
`
`上記絶縁膜の上及び上記コンタクトホール内に形成されて上記活性領域に接続
`
`される上層配線と
`
`を備えたことを特徴とする半導体装置。
`
`【請求項２】 請求項１記載の半導体装置において、
`
`半導体装置の製造工程上のバラツキによって、上記複数のコンタクトホールの
`
`うち少なくとも一部のコンタクトホールが上記活性領域内の表面上から上記素子
`
`分離上に跨って形成されていることを特徴とする半導体装置。
`
`【請求項３】 請求項１記載の半導体装置において、
`
`少なくとも一部分が上記素子分離上に位置するように形成された配線部材をさ
`
`らに備え、
`
`上記コンタクトホ－ルが上記活性領域の表面から当該活性領域に隣接する上記
`
`配線部材の上に跨って形成されており、
`
`上記上層配線は、上記素子分離上の配線部材にも接続されていることを特徴と
`
`する半導体装置。
`
`【請求項４】 請求項１，２又は３記載の半導体装置において、
`
`上記活性領域の表面から上記素子分離の上面に至るまでの階段部の側面上に形
`
`成され絶縁性材料からなる分離部サイドウォールをさらに備え、
`
`上記コンタクトホールは上記分離部サイドウォールの上に跨って形成されてい
`
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`
`Page 4 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 2/ 33
`%%%¥
`‘* 7-192181( 7. 7.27)
`E3:
`2/
`33
`
`ることを特徴とする半導体装置。
`é:&%%@&f6¥%¢%Eo
`
`【請求項５】 請求項１記載の半導体装置において、
`lfififisl %fi%1Efi®%%¢%EK%wT\
`
`上記絶縁膜の厚みをａ、上記活性領域の表面と上記素子分離の上面との間の高
`LE%%%®§3%a\ifi%fi%W®%EkiE$¥fi%®ifi&®%®%
`
`低差をｂ、上記コンタクトホール形成時の絶縁膜のエッチングレートをＥR1，上
`fi§%b\LEUV57%$~w%fi%®%%fi®iy?VfV~F%EM,L
`
`記コンタクトホール形成時の上記素子分離のエッチングレートをＥR2、上記活性
`EnyfiiF$~w%flfi®iE$¥fi%®Iy?VfV~¥%EM\iE%fi
`
`領域の不純物拡散深さをＤ、上記コンタクトホール形成時の絶縁膜のオーバーエ
`%fi®$fl%%fl%é%D\:E:y97%$~w%flfi®%%fi®%~N~x
`
`ッチング割合をＯE としたときに、下記不等式
`7?V7%%%OE&bk&%K,TE$%fi
`
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`OExax(Em/Em)§b+Dx(2/10)
`
`が成り立つように上記各部の寸法，材料が設定されていることを特徴とする半導
`flfi0:o;5mLE%%®#%,Hflfl%EénTwé:&%%@&¢é¥§
`
`体装置。
`¢%Eo
`
`【請求項６】 請求項１記載の半導体装置において、
`[%fi%6) %fi%1Efi®%%¢%EK%wT\
`
`上記活性領域の上に形成されたゲート電極，上記ゲート電極の両側方に位置す
`:E%fififi®:m%fiéntfi~%%@,:E€~%%@®fiMfiKmEf
`
`る活性領域内に形成されたソース・ドレイン領域及び上記ゲート電極の上に形成
`é%fi%@Wm%ménky~x-Pv4Vfifi&U:E€~%%@®:m%fi
`
`されたゲート上保護膜を有するＦＥＴをさらに備え、
`éfltf~Fi%%fi%fi¢6FET%éBKfiZ\
`
`上記コンタクトホールは、上記ソース・ドレイン領域から上記ゲート上保護膜
`iE:y57%$~wm\:Ey~x-Pv4Vfi@#BLE€~%i%%fi
`
`の少なくとも一部に跨って形成されていることを特徴とする半導体装置。
`®&@<&%~%m%oT%fiénTw5:&%%@&f饧¢%Eo
`
`【請求項７】 請求項４記載の半導体装置において、
`[%fi%7) %fi%4Efi®%%¢%EK%wT\
`
`上記活性領域に形成されたゲート電極，その側方に位置する半導体基板内に形
`:E%fi%@K%méntfi~%%@,%®wfiKmE#5¥%¢%fiWK%
`
`成されたソース・ドレイン領域，上記ゲート電極の上に形成されたゲート上保護
`fiéntV~x-Pvfyfifi,iE€~¥%@®iK%fiéhtf~%i%%
`
`膜及び上記ゲート電極の両側面上に形成された電極部サイドウォールを有するＦ
`fi&WiE€~¥%@®fiMfiLK%fiéht%@fl#%P7¢~w%fif6F
`
`ＥＴをさらに備え、
`ET%éBKfii\
`
`上記分離部サイドウォールは、上記電極部サイドウォールと同時に形成された
`LEfi%%#4P7¢~wfi\iE%@fl#4P7¢~w&fi%K%fiént
`
`ものであることを特徴とする半導体装置。
`%®@&5:&&%@&¢5¥%¢%Eo
`
`【請求項８】 請求項６又は７記載の半導体装置において、
`[%fi%8l %fi%6Xfi7Efi®¥§W%EK£WT\
`
`上記絶縁膜の厚みをａ、上記ゲート上保護膜の厚みをｃ、上記コンタクトホー
`LE%%E®E&%a\iE€~¥i%%E®E&%c\iE:V57¥$~
`
`ル形成時の上記絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時
`W%fi%®iE%%fi®Iy?VfV~¥%Em,iE:V57¥$~w%fi%
`
`の上記ゲート上保護膜のエッチングレートをＥR3、上記コンタクトホール形成時
`®iE?~Fi%%fi®Iy?VfVH¥%EM\iE3V57%$~W%fi%
`
`の上記絶縁膜のオーバーエッチング割合をＯE としたときに、下記不等式
`®iE%%fi®f~N~iy?V7%é%OE&bk&%K,TE$%fi
`
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`OE Xa><(ER&/ERU <c
`
`Page 5 of 47
`
`Page 5 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.rm
`[%fi£]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 3/ 33
`%%?¥
`‘/ 7—192181( 7. 7.27)
`Ei:
`W 3
`
`が成り立つように上記各部の寸法，材料が設定されていることを特徴とする半導
`fifi0:o;5mLE%%®#%,Hflfi%EénTw5:&%%@&f5¥%
`
`体装置。
`w%Eo
`
`【請求項９】 請求項１記載の半導体装置において、
`[%fi%9l %fi%1Efi®$§¢%EK%wT\
`
`上記活性領域の表面から上記素子分離の上面までの階段部側面の半導体基板表
`LE%fi%@®%E#BLE$¥fi%®Lfiifi®%&flwE®¥§¢%fi%
`
`面に対する傾斜角度は、７０度以上であることを特徴とする半導体装置。
`fiKfifé@flfi§M\7oEu:@&é:&%%@&fé¥%¢%Eo
`
`【請求項１０】 半導体基板上に、半導体基板面から階段状に高くなる上面
`[%fi%10)
`¥%¢%fiiK\¥§¢%fiE#E%&fiK%<&6ifi
`
`を有する素子分離を形成する工程と、
`%fif6%¥fi%%%fi?6IE£\
`
`上記半導体基板の上記素子分離で囲まれる活性領域に不純物を導入する工程と
`LE¥%¢%fi®LE%¥fi%Tflim6%fi%flK$%%%§Af6IE&
`
`、
`
`上記活性領域及び素子分離の上に絶縁膜を堆積する工程と、
`LE%fi%fi&fi%¥fi%®iK%%E%%%f6IE&\
`
`上記絶縁膜の上に、上記活性領域へのコンタクトホールを形成するための開口
`:E%%E®iK\iE%fififi~®:y97%$~w%%flf6tb®%m
`
`部を有するマスク部材を形成する工程と、
`fl%fiTévx7%H%%fiTéIE&\
`
`上記マスク部材の開口部にある絶縁膜をエッチングにより除去し、さらに所定
`ifivxififiwfiDflK$6%%fi%iy?ViK;D%£b\éBKWi
`
`のオーバーエッチングを行って、コンタクトホールを形成する工程と、
`®%~N~Iy?yi%fioT\:y57%$~w%%fiféIE&\
`
`上記絶縁膜の上及び上記コンタクトホール内に上記活性領域に接続される上層
`LE%%fi®L&wLE:V57%$~wWKLE%fi%@K%fiém6iE
`
`配線を形成する工程とを備え、
`Efi%%fiT6IE&%%z\
`
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`iEVX7%H%%fi?6IETfi\7¢¥UVi?74~K£HéVx7f
`
`れが生じた場合に上記マスク部材の開口部が上記素子分離を含まないようにする
`nfi$Uk%%KiEvx7flH®%DflfiLE%¥fi%%§i&wiémfé
`
`ためのマージンを設定しないことを特徴とする半導体装置の製造方法。
`tw®v~Vy%%EL@w:&%%@&fé¥%¢%E®%fifi%o
`
`【請求項１１】 請求項１０記載の半導体装置の製造方法において、
`[%fi%11) %fi%1OEfi®¥§W%E®%fifi%K%WT\
`
`上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記活性
`LE:V§7%$~w%%fif6IETfi\iE%%E®EA%a\iE%fi
`
`領域の表面と上記素子分離の上面との間の高低差をｂ、上記絶縁膜のエッチング
`%@®%E&iE%¥fi%®Lfi&®%®%fi%%b‘iE%%fi®iy?Vf
`
`レートをＥR1，上記素子分離のエッチングレートをＥR2、上記活性領域の不純物
`V*F%Em,ifi$¥fi%®Iy?VfV~F%EM\iE%fi%fi®$fi%
`
`拡散深さをＤ、上記絶縁膜のオーバーエッチング割合をＯE としたときに、下記
`%fl%§%D\iE%%fi®f~N~Iy?V7%%%OE&bk&%K,TE
`
`不等式
`$%fi
`
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`OExax(Em/Em)§b+Dx(2/10)
`
`が成り立つように行うことを特徴とする半導体装置。
`flfiU:o;5mfi5:&&%@&fé¥%¢%Eo
`
`【請求項１２】 請求項１０記載の半導体装置の製造方法において、
`[%fi§12) %fi%1OEfi®¥§¢%E®%fifi%K3WT\
`
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`iEVX7%H%%fi?6IETfi\7¢¥UVi?74~K£HéVx7f
`
`Page 6 of 47
`
`Page 6 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 4/ 33
`%%%¥
`‘* 7-192181( 7. 7.27)
`E3:
`4/
`33
`
`れがないとしたときに上記マスク部材の開口部が上記素子分離の少なくとも一部
`nfl&w&Lk&%KiEvx7flH®%DflfiiE$¥fi%®&@<&%*%
`
`を含むように位置決めしてマスク部材を形成することを特徴とする半導体装置の
`%€Ui5Kmfi%®LTvx7%H%%fifé:&%%@&¢6¥§¢%E®
`
`製造方法。
`%fifi%o
`
`【請求項１３】 請求項１０記載の半導体装置の製造方法において、
`[%fi§13) %fi%1OEfi®¥§¢%E®%fifi%K3WT\
`
`上記素子分離上に配線部材を形成する工程をさらに備え、
`:E%¥fi%iK%fi%H%%fiféIE%éBK%i\
`
`上記マスク部材を形成する工程では、上記マスク部材の開口部が上記活性領域
`LEVX7flH%%fi?6IETfi\iEVX7flH®%DflfliE%fi%fi
`
`及び上記配線部材の少なくとも一部を含むように形成することを特徴とする半導
`&ULE%fi%H®y&<&%*%%€Ui5K%fif6:&%%@&f6¥§
`
`体装置の製造方法。
`¢%E®%fifi%o
`
`【請求項１４】 請求項１０記載の半導体装置の製造方法において、
`[%fi§14) %fi%1OEfi®¥§¢%E®%fifi%K3WT\
`
`上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`LE%¥fi%%%fif6IE®%K\:E%fi%fiLKMIsFET®€~%
`
`絶縁膜及びゲート電極を形成する工程と、
`m&%&w¢~r%@&%m¢5:Ea\
`
`上記ゲート電極，活性領域及び素子分離の上にサイドウォール形成用絶縁膜を
`:E€~%%@,%fi%fi&fi%¥fi%®LK#4PW¢~w%fifi%%E%
`
`堆積した後、異方性エッチングを行って、上記ゲート電極の両側面上に電極部サ
`%%Lk&\flfifiIy?Vf%fioT\iEf~%%@®fiMfiiK%@fl#
`
`イドウォールを形成する一方、上記素子分離と活性領域との間の階段部の側面上
`4PW¢~w%%fif6~fi\iE$¥fi%&%fi%fi&®%®%&fl®wfiL
`
`に分離部サイドウォールを形成する工程と
`Kfi%%#4P¢»~w%%fi¢éIE&
`
`をさらに備えたことを特徴とする半導体装置の製造方法。
`ééBmfizt:&%%@&fé¥%w%E®%fifi%o
`
`【請求項１５】 請求項１０記載の半導体装置の製造方法において、
`[%fi§15) %fi%1OEfi®¥§¢%E®%fifi%K3WT\
`
`上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`LE%¥fi%%%fif6IE®%K\:E%fi%fiLKMIsFET®€~%
`
`絶縁膜，ゲート電極及び絶縁材料からなるゲート上保護膜を積層して形成する工
`mfifi,€~%%@&w%%HflmB@é€~%:%%fi%%ELf%fi¢éI
`
`程をさらに備え、
`E%éBK%i\
`
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`iEVX7%H%%fi?6IETfi\7¢¥UVi?74~K£HéVx7f
`
`れが生じても上記マスク部材の開口部が上記ゲート上保護膜の一部を含まないよ
`nfl$Uf%LEvx7%H®%nflflLEf~%:%%E®/%%§i&wi
`
`うにするためのマージンを設けることなく位置決めしてマスク部材を形成するこ
`5Kf6k®®v~VV%%Hé:&@<fiE%bLTvX7%H%%fif6:
`
`とを特徴とする半導体装置の製造方法。
`&%%@&f饧w%E®%fifi%o
`
`【請求項１６】 請求項１５記載の半導体装置の製造方法において、
`Kfififilfil %fi%15Efi®¥§¢%E®%fifi%K3WT\
`
`上記マスク部材を形成する工程では、フォトリソグラフィーにおけるマスクず
`iEVX7%H%%fi?6IETfi\7¢¥UVi?74~K£HéVx7f
`
`れがないとしたときに上記マスク部材の開口部が上記ゲート上保護膜の一部を含
`nfi@w&Lk&%KiEvx7%H®%n%fi:fi€~%:%%E®/fiéfi
`
`むように位置決めしてマスク部材を形成することを特徴とする半導体装置の製造
`U;5Kflfi%®LTvX7%H%%fiT6:&%%@&f6¥§¢%E®%fi
`
`方法。
`fi%o
`
`Page 7 of 47
`
`Page 7 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`［特許］平 7-192181( 7. 7.27) 頁: 5/ 33
`
`【請求項１７】 請求項１５又は１６記載の半導体装置の製造方法において
`
`、
`
`上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記ゲー
`
`ト上保護膜の厚みをｃ、上記絶縁膜のエッチングレートをＥR1，上記ゲート上保
`
`護膜のエッチングレートをＥR3、上記絶縁膜のオーバーエッチング割合をＯE と
`
`したときに、下記不等式
`
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`
`が成り立つように行うことを特徴とする半導体装置の製造方法。
`
`【発明の詳細な説明】
`
`【０００１】
`
`【発明の属する技術分野】
`
`本発明は、高集積度かつ省面積のＬＳＩを構成するトランジスタ及びトランジ
`
`スタ間の接続によって構成される半導体装置に関する。
`
`【０００２】
`
`【従来技術】
`
`従来より、素子分離で囲まれる活性領域にＭＯＳＦＥＴ等の素子を搭載した半
`
`導体装置において、活性領域，素子分離，ゲート電極の上に絶縁膜を堆積し、さ
`
`らに絶縁膜の上層の配線部材を活性領域に接続するために、絶縁膜の一部を開口
`
`させてなるコンタクトホールを形成した構造は、極めて一般的な半導体装置の構
`
`造として知られている。
`
`【０００３】
`
`図８は、従来の半導体装置の構造を示す断面図である。特に、高集積化され極
`
`めて寸法の微細なＭＯＳＦＥＴ等の素子を搭載した半導体装置では、ＬＯＣＯＳ
`
`法で形成された素子分離に生じるバーズビーク等の問題を回避すべく、素子分離
`
`としてトレンチ分離構造を採用した半導体装置の開発が盛んに行われている。図
`
`８は、そのようなトレンチ分離構造を採用した半導体装置の構造の一例を示す。
`
`【０００４】
`
`同図において、符号１はシリコン基板、符号２ｂはトレンチ分離構造を有する
`
`Page 8 of 47
`
`Page 8 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%fi£]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 6/ 33
`%%?¥
`‘* 7-192181( 7. 7.27)
`E3:
`6/
`33
`
`シリコン酸化膜からなり上面がシリコン基板面と同じ平面内になるよう平坦化さ
`VDnyfimfimafivififlvv:V%fiE&fiU$fiWK&6i5$flmé
`
`れたフィールド酸化膜、符号３はシリコン酸化膜からなるゲート酸化膜、符号４
`nt74~»Pmm%\%%3myu:y@m%m5@5¢~+@mfi\%%4
`
`ａはゲート電極として機能するポリシリコン電極、符号４ｂはフィールド酸化膜
`afi?~F%@&LT%%?6fiUVD2V%@\%%4bfi74~wF@mfi
`
`２ｂ上に上記ポリシリコン電極と同時に形成されたポリシリコン配線、符号６は
`2biKiEfiUVU3V%@£fi%K%fiéfltfiUVU:Vfifi\%%6fi
`
`シリコン基板内にｎ型不純物が低濃度でドープされてなる低濃度ソース・ドレイ
`VD:VEfiWKnfl$fl%flfi%ETP~7énT@6fi%§V~x-PV4
`
`ン領域、符号７ａは電極部サイドウォール、符号７ｂは配線部サイドウォール、
`V%fi\%%7afi%@%V4P7%~W\%%7bfi%fi%#4P7%“W\
`
`符号８はシリコン基板内にｎ型不純物が高濃度でドープされてなる高濃度ソース
`%%8mVU:V%fiWKnfl$fi%fl%%ETP~7énT@5%%§V~x
`
`・ドレイン領域、符号１２はシリコン酸化膜からなる絶縁膜、符号１３は絶縁膜
`-Pv4V%fi\%%12myD:y@mfimB@5%%fi\%%13m%%fi
`
`１２上に形成されたポリシリコン膜からなるローカル配線をそれぞれ示す。
`1zimfiméntfiuyu:yfim5@5m~w»mfi&%m%m%¢o
`
`【０００５】
`[0005]
`
`上記ローカル配線１３は、絶縁膜１２の一部に形成されたコンタクトホール１
`iEn~ww%fi13fi\%%fi12®~%K%mént:y97%$~w1
`
`４内にも埋め込まれており、コンタクトホール１４を介して活性領域のソース・
`4WK%fiwflinT%0\:y§7%$~w14%fiLf%fifi@®y~x-
`
`ドレイン領域にコンタクトしている。その場合、コンタクトホール１４は、フィ
`PV4V%fiK3V57%LTW6o%®%%\3V57%$~w14fi\74
`
`ールド酸化膜２ｂから一定距離だけ離れて形成されるように形成されている。す
`~wP@mfi2bm5~EE%EH%nf%mém5;émfiménfwéof
`
`なわち、このような従来の半導体装置のレイアウトル－ルでは、フォトリソグラ
`@bE\:®;5@%%®¥%¢%E®V47¢%w—w@fi\7x%Dyi?
`
`フィー工程におけるマスク合わせずれが生じてもコンタクトホール１４の一部が
`74~IEK3Hévx7ébfifmfl$UT%HV57¥$~w14®~%fl
`
`フィールド酸化膜２ｂに跨らないように、予め活性領域と素子分離領域の境界線
`74~wP@mE2bK%B&wi5K\$b%fi%fi&$¥fi%%fi®fififi
`
`からコンタクトホ－ルの端部を離して設定するル－ルを設けている（これを合わ
`7f)>BI1‘/577 I‘fl<~/1/0)fi§‘fi%T‘|3’.5:?f§’EL/C%Ei‘§‘6/I/—/I/2S:%E&j"C17\E)
`(:>YL’.a’:/EH0
`
`せマ－ジンと呼ぶ）。
`fiv—VV&W$)o
`
`【０００６】
`[0006]
`
`【発明が解決しようとする課題】
`[%%fl%%L;5&fé%E)
`
`しかしながら、上記従来の半導体装置の構造では、高集積化をさらに進める上
`L#L@fiE\iE%%®¥§¢%E®%fiTfi\%%%m%éBKfib6L
`
`で障害が生じるという問題があった。その理由を以下に説明する。
`fi@%fi$U6&w5%Efl&oko%®fi$%flTKfi%f6o
`
`【０００７】
`[0007]
`
`集積度の指針値としてポリシリコン電極４ａとフィールド酸化膜２ｂとの間の
`%%§®%%fi&LrfiUvU:y%@4a&74~»F@mfi2b&®%©
`
`距離Ｌａを見積ると、上述のようにコンタクトホール１４がフィールド酸化膜２
`E%La%E%6&\ifi®;5K:y§7%$~w14fl74~wF@mE2
`
`ｂと干渉しないようにするには、距離Ｌａとして、コンタクトホール１４の径０
`b&¥%L@Wi5K?6Kfi\fi%La£bT\2V57¥$~w14®%0
`
`．５μｍに、電極部サイドウォール７ａの幅０．１μｍと、ポリシリコン電極４
`5umK‘%@%#4V7i~W7a®@O.1umE\fiUVU3V%@4
`
`ａとの合わせマージン０．３μｍと、フィールド酸化膜２ｂとの合わせマージン
`a&®%bfiV~VVO.3um&\74~wF@Wfi2bk®%bfiV~VV
`
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`
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`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%fi%]%fi%
`［特許］平 7-192181( 7. 7.27) 頁: 7/ 33
`k???
`~/ 7—192181( 7. 7.27)
`Ea:
`W 3
`
`０．３μｍとを加えた値１．２μｍが必要となる。加工技術の進歩とともにコン
`0.3um&%mztE1.2umfl%%&@éomI&fi®fi$&&%muy
`
`タクトホール径の微細化は進んでおり、かつゲート長も０．３μｍ以下に縮小さ
`97%$~w%®wflm@fim@%U\mofi~%E%0.3umuTK%mé
`
`れつつあるが、フォトリソグラフィーにおけるマスクずれを考慮した合わせマー
`2h/J02!%><37f2§\ 777 I~ U V7‘?74’~c:%c7‘6<77<7f>h%:%Jf§L7‘:é.\>1o°cJ:<7~
`
`ジンは０．３ミクロン程度必要である。したがって、ゲート長やコンタクトホー
`Vymo.3i7nyEE%£fi&éoLkflof\f~%E%:y&7%¢~
`
`ル系の微細化が進めば進むほど合わせずれマージンの割合が増大し、この合わせ
`w%®wflmflfi®@fiU&Eéb%fnv~Vy®%éfl%kL‘:®%b%
`
`マージンが高集積化の障壁となる。
`v~Vyfi%%%m®E%&@6o
`
`【０００８】
`[0008]
`
`そこで、フォトリソグラフィーの合わせずれマージンを考慮しないで、コンタ
`%:@\7179yi574~®%b%fnv~Vy%%EL@mf\my?
`
`クトホール１４を形成することが考えられる。その場合の製造工程について、ｎ
`7%$~w14%%fif6:&fl%zBn6o%®%%®%fiIEKowf\n
`
`チャネル型ＭＯＳＦＥＴを形成する場合を例にとって、図９ａ～図９ｃを参照し
`??*w@MOSFET%%WT6%§%WK&oT\H9a~K9c%§%L
`
`ながら説明する。
`fiflafififéo
`
`【０００９】
`[0009]
`
`まず、図９ａに示すように、ｐ型不純物がドープされたシリコン基板１（ある
`if\E9aKfiTi5K\pfl$fi%fiP~7émtVD:V%fi1(£6
`
`いはｐウエル）にトレンチ構造を有するフィールド酸化膜２ｂを形成した後、エ
`wmpfimw)Kkvyf%fi%fif674~wP@mfi2béfimbkfixI
`
`ッチバック等を行ってフィールド酸化膜２ｂとシリコン基板１との表面位置が同
`y?Ny7%%fiof74~wP@mfi2b&yD:V%fi1&®%fimEflfi
`
`じ高さになるまで平坦化する。フィールド酸化膜２ｂで囲まれる活性領域内に、
`U%éK&6iT¥flmT6o74~wF@mfi2bT@ifl5%fi%fiWK\
`
`ゲート酸化膜３、ゲート電極となるポリシリコン電極４ａ，電極部サイドウオー
`?~F@mfi3\?~F%@&@6fiUVU2V%@4a,%@%#4P7i~
`
`ル７ａ，低濃度ソース・ドレイン領域６，高濃度ソース・ドレイン領域８を形成
`w7a,fi%§y~x-Pv4V%fi6,%%EV~x-Pv4V%fi8%%fi
`
`する。一方、フィールド酸化膜２ｂ上にも、上記ポリシリコン電極４ａと同時に
`Téo#fi\74~wP@mE2biK%\iEfiUVD:V%@4a&fi%K
`
`形成されたポリシリコン配線４ｂ及び配線部サイドウォール７ｂが存在している
`3%fiénkfiDvU:>@%%4b&fi%fifl#%fWw~vv7bflfiELTw6
`
`。その状態では、活性領域内の高濃度ソース・ドレイン領域８の表面とフィール
`Q%®fi%fim\%fi%@W®%%EV~x-Pv4V%fi8®%fi&74~w
`
`ド酸化膜２ｂの表面とは同じ高さ位置にある。その後、基板の全面上に、シリコ
`P@mfi2b®%E&fifiU%éflEKb6o%®%\%fi®éfiiK\V93
`
`ン酸化膜からなる絶縁膜１２を形成する。
`‘/Eéz°4I:H%73>r57‘oe<fa¥@fi’~%H% 1 2 ’E?F3E5ZTE>o
`
`【００１０】
`[0010]
`
`次に、図９ｂに示すように、絶縁膜１２の上にコンタクトホール形成のマスク
`mm‘E9bKfif;5K\%%fi12®:Kny§7%$~w%fi%vx7
`
`となるレジスト膜３０を形成し、例えばドライエッチングによりコンタクトホー
`£7266 I/“/“X HEB 0 7a”:3T2EJZI/\ WJKWE l~“?4:*‘—~‘/3*‘/711;: 0 :‘/5’7 I~7J<~
`
`ル１４を形成する。
`21/1 4%fI‘2fiJZ3“E>o
`
`【００１１】
`[001H
`
`次に、図９ｃに示すように、レジスト膜３０を除去した後、絶縁膜１２の上及
`mm\H9cmfif;5m\vVx%fi3o%%£Lt&\%%fi12®:&
`
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`
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`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 8/ 33
`%%%¥
`‘* 7-192181( 7. 7.27)
`E3:
`8/
`33
`
`びコンタクトホール１４内にポリシリコン膜を堆積した後、これを所望形状にパ
`wnyaa%$~w14WmfiUvU:yfi%%%Lk%\:n%W%%%KN
`
`ターニングしてローカル配線１３を形成する。
`~:VfLTn~fiwEfi13%%fif6o
`
`【００１２】
`[0012]
`
`ここで、ポリシリコン電極４ａとフィールド酸化膜２ｂとの間の距離Ｌａとし
`::T\fiUVU3V%@4a&7%“WP@mfi2bk®%®E%La&L
`
`て、コンタクトホール１４を形成する際のマスクの合わせずれマージンを考慮し
`T‘HV57%$~w14%%fif6%®vx7®%b%fnV~VV%%EL
`
`ていない場合、フォトリソグラフィーにおけるマスクずれによってレジスト膜３
`fw@w%é\7179Vi?74~K%Uévx7fnK;oTvVx7&3
`
`０の開口部の位置がフィールド酸化膜２ｂの側にずれると、コンタクトホール１
`0®%n%®mEm74~wP@mfi2b®wmfh5&\:y97%$~»1
`
`４内にフィールド酸化膜２ｂの一部が含まれる。そして、絶縁膜１２のドライエ
`4WK74~wP@mfi2b®~%fl§in5o%Lf\%%fi12®P?4:
`
`ッチング時のオーバーエッチングにより、シリコン基板で構成される高濃度ソー
`y?yffi®i~A~:y?VfKiU\VU:V%fiT%mén6%%EV~
`
`ス・ドレイン領域８はエッチングレートが小さいのでそれほど除去されないが、
`X-PV4V%@8mIy?yfv~%flmém®f%h&E%£ém&wfl\
`
`フィールド酸化膜２ｂのコンタクトホール１４に含まれる部分は選択的に除去さ
`74~wF@mfi2b®:V57¥$~w14K§im6%%fiEfi%K%£é
`
`れ、コンタクトホール１４の一部に凹部４０が形成される。このコンタクトホー
`M‘:V&7%$~w14®~%KM%40fl%fiém6o:®:y§7%$~
`
`ル１４内の凹部４０の深さが高濃度ソース・ドレイン領域８の深さに対してある
`w14W®Mfi4o®%éfi%%§y~x-Pv4V%@8®%émflLf&é
`
`割合以上の深さに達すると、その部分では高濃度ソース・ドレイン領域８内の不
`%%&i®%éK%f6&\%®fl%Tfi%%§V~x-PV%V%fi8W®$
`
`純物濃度が低くなっているために、接合耐圧の低下や接合リーク電流の増大を生
`fl%%Eflfi<@ofw5twK\%%mE®fiT%%éD~7%m®%k%$
`
`じる虞れがある。
`I:Z>J§>h75§2l%>E>o
`
`【００１３】
`[0013]
`
`この現象を防ぐには、上記図８に示す構造のように、リソグラフィー工程の合
`:®fi%%%¢Kfi\iEE8Kfi?%fi®l5K\UV7374~Ifi®%
`
`わせずれが生じても、コンタクトホール１４がフィールド酸化膜２ｂに干渉しな
`bfifhfi$UT%\2V9?%$~w14fl74~wF@mfi2bK¥%L@
`
`いように、一定の合わせマージンを確保する必要がある。このように、従来の半
`w;5K\#E®%bfiv~Vy%%%fé%%fi&5o:®i5K\%%®¥
`
`導体装置のレイアウトル－ルでは、フォトリソグラフィー工程におけるマスクの
`§¢%E®V47WEw—wTfi\7x¥DVf§74~IEK£Uévx7®
`
`合わせずれを考慮した合わせマ－ジンを設定せざるを得なかった。
`%bfiffl%%§LtébfiV—VV%%Efi§6%%&#oto
`
`【００１４】
`[0014]
`
`また、ポリシリコン電極４ａとコンタクトホ－ル１４との間の距離についても
`ifi\fiUVU3V%@4a&3V57F$~w14&®%®E%KOWT%
`
`、合わせマ－ジンを設けないと製造工程のバラツキによってコンタクトホール１
`\%bfiV—VV%%H@W£%fiI@®N§V%KioT:V57F$~w1
`
`４がポリシリコン電極４ａと干渉し、コンタクトホール内に埋めこまれる上層配
`47f2§fl‘i’U “/U :1‘/%$l§4 a <‘:3|3¥»$I/\
`:1‘/577 l~fl<~—/I/VflL:tjEb7’>:i>h6J:)%fiE
`
`線とゲート電極との間で電気的短絡を生じる虞れがある。
`fi&f~%%@&®%T%fimfi%%$U5finfl&éo
`
`【００１５】
`[0015]
`
`以上のように、コンタクトホ－ル１４を形成するためには、その周辺の部材と
`u:®;5K\:y57%$—w14%%fif6t®Km\%®Em®%H&
`
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`
`Page 11 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 9/ 33
`%%%¥
`‘* 7-192181( 7. 7.27)
`E3:
`9/
`33
`
`干渉しないようマージンを確保する必要があるので、ＬＳＩの高集積化の大きな
`¥%L&wi5V~VV%%%f6%§fl&é®T\LSI®%%%k®t§@
`
`障害となっている。
`|3$%&733o“C1/‘E30
`
`【００１６】
`[0016]
`
`本発明は斯かる点に鑑みてなされたものであり、その目的は、素子分離－活性
`$%%fi%#6fiK%&T@éht%®T&D\%®E%fi\$¥fi%—%fi
`
`領域の界面における接合耐圧の低下や接合リークの増大を防止しながら、上層の
`%fi®fifiK%H5%émE®fiT%%éD~7®%fi%%mL@fl6\iE®
`
`配線部材と活性領域とを接続するためのコンタクトホ－ルを形成する際の合わせ
`%fi%H&%fi%@&%%fifétb®:V&7%$—w%%fifé%®ébfi
`
`マ－ジンを低減し得る手段を講ずることにより、高集積かつ省面積の半導体装置
`v—VV%fiMb%6$%%fif6:&KiD\%$%#0%fi%®¥§¢%E
`
`及びその製造方法を提供を図ることにある。
`&w%®%fifi%%%fi%Eé:&m@6o
`
`【００１７】
`[001fl
`
`【課題を解決するための手段】
`[fiE%%%f6tb®$&l
`
`上記目的を達成するため、本発明が講じた解決手段は、活性領域表面よりも階
`:aam&%m¢5tw\$%%m%ut%m¥&m\%m%@%@;w%@
`
`段状に高くなる上面を有する素子分離を設けることにある。
`%fiK%<&6ifi%fif5$¥fi%%%H6:&K%6o
`
`【００１８】
`[0018]
`
`本発明に係る半導体装置の基本的な構成は、請求項１に記載されるように、半
`$%%K%6¥§¢%E®%$%&%fifi\%fi%1KEfién6i5K\¥
`
`導体基板と、上面が上記半導体基板の表面よりも階段状に高くなるように形成さ
`§¢%fi&\:fifi:E¥%¢%fi®%fii0%%&fiK%<@é;5K%mé
`
`れた素子分離と、上記素子分離で囲まれた半導体基板内に不純物を導入して形成
`flt$¥fi%&\iE$¥fi%Tflint¥§W%fiWK$fi%%§ALffifi
`
`された複数の活性領域と、上記活性領域と素子分離との上に跨って形成された絶
`éht@fi®%fi%@&\iE%fi%fi&%¥fi%&®iK%oT%fiént%
`
`縁膜と、上記絶縁膜の一部を開口して形成され少なくとも一部分が上記活性領域
`%E&\LE%%fi®*%%%DLT%fiém&&<&%*%fifliE%fi%fi
`
`の表面まで到達するコンタクトホ－ルと、上記絶縁膜の上及び上記コンタクトホ
`0>i%Ei“C‘§|Ji$fi‘Z.5:1‘/577 I‘fl<~/I/X‘ i%Er’fi@fi’%H%0>J:&U“L%E:1‘/577 I~7J<
`
`ール内に形成されて上記活性領域に接続される上層配線とを備えている。
`~wWK%fiémT:E%fi%@K%fiéméiE%fi&éfizfiwéo
`
`【００１９】
`[0019]
`
`請求項２に記載されるように、上記基本的な構成において、半導体装置の製造
`%fi%2mEfiémé;5m\:E%$m@%mK%wf‘¥§¢%E®%fi
`
`工程上のバラツキによって、上記複数のコンタクトホールのうち少なくとも一部
`:E:®N?v%K;of\LE@fi®:V97%$~»®5E&@<&%~fl
`
`のコンタクトホールが上記活性領域内の表面上から上記素子分離上に跨って形成
`®:V57F$~wfliE%fi%fiW®%fii#BiE$¥fi%iK%0Tfifi
`
`されているように構成することができる。
`énrw5;5m%mf5:&fl@%6o
`
`【００２０】
`[0020]
`
`請求項１又は２の構成により、フォトリソグラフィーにおけるマスクずれによ
`%fi%1Xm2®%flK;0\7¢%UVf?74~K£Hévx7fnK;
`
`って一部又は全てのコンタクトホールが活性領域から素子分離に跨って形成され
`of/flXfiéT®:V57F$~wfl%fi%@#B$¥fi%K%OT%fiéfl
`
`る場合、コンタクトホールを確実に開口するためのオーバーエッチングによって
`é%%\2V9?%$~w%%£K%nfétw®i~N~:y?Vfm;of
`
`Page 12 of 47
`
`Page 12 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%fi%]%fi%
`［特許］平 7-192181( 7. 7.27) 頁: 10/ 33
`%%§r
`~/ 7—192181( 7. 7.27)
`E3:
`10/
`33
`
`素子分離の一部が除去されることになるが、素子分離の上面と活性領域の表面と
`$¥fi%®*%fi%£ém6:&K@6fl\$¥fi%®Lfi&%fi%fi®%fi&
`
`の高低差の分だけコンタクトホールの一部が活性領域に隣接する部分で素子分離
`®%fi§®fiEH:y57%$~w®~flflfifi%@K%%¢6flfiT$¥fi%
`
`内に侵入する深さが浅くなる。したがって、接合耐圧の低下や接合リーク電流の
`WK@Af6%éfl&<@6oLkflof\%%mE®fiT%%éD~7%%®
`
`増大が抑制される。そして、そのことにより、活性領域の中のコンタクトホール
`%fiflW%§fl5o%LT\%®:&K$U\%fi@fi®¢®flV57F$~w
`
`を形成する領域にマスクずれによる素子分離との干渉を回避するための合わせマ
`éfififéfifimvxifnmi6%¥fi%&®¥%%EE¢étw®éb%v
`
`ージンを設定する必要がなくなり、活性領域の面積の低減つまり半導体装置の集
`~VV%%ET5%§fl@<@U\%fi%@®@%®fiMOiU¥§W%E®$
`
`積度の向上が可能となる。
`%E®fiiflW%k@6o
`
`【００２１】
`[002n
`
`請求項３に記載されるように、上記基本的な構成において、少なくとも一部分
`%fi%3KEfiéméi5m\:E%$m@%mK3wf\9@<&%*flfi
`
`が上記素子分離上に位置するように形成された配線部材をさらに設け、上記コン
`fi:E%¥fi%:Kmfi%5;5m%mént%fi%H%éEK%H\tiny
`
`タクトホ－ルを上記活性領域の表面から当該活性領域に隣接する上記配線部材の
`977$—w%LE%fi%fi®§fi#B%fi%fi%@K%%f6iEfififlH®
`
`上に跨って形成し、上記上層配線を、上記素子分離上の配線部材にも接続する構
`iK%oT%fib\iEiEEfi%\iE$¥fi%i®fifi%HK%%fi?6%
`
`成とすることができる。
`fi&f6:&flT%6o
`
`【００２２】
`[0022]
`
`この構成により、上層配線が素子分離上の配線部材と活性領域とを接続するロ
`:®%mK;0\:EEfifl%¥fi%:®%fi%H&%%%fi&éfififén
`
`ーカル配線として機能するような場合に、配線部材の上の絶縁膜と活性領域上の
`~fiw%fi&Lf%%f6i5&%%K\Efi%H®L®%%fik%fi%@L®
`
`絶縁膜とに個別にコンタクトホールを形成する必要がなく、かつ個別に活性領域
`%%E&Kfl%K:V57F$~w%%fif6%¥fl@<\#Ofl%K%fi%fi
`
`と素子分離との境界線に対する合わせマージンを考慮して設定する必要がなくな
`&%¥fi%&®fififimfl#6%bfiv~Vy%%ELf%Efé%%fl&<Q
`
`る。したがって、素子分離の面積も低減させることが可能となり、半導体装置の
`50LkfioT\$¥fi%®fi%%fiW§fi5:£flW%&@U\¥§W%E®
`
`集積度が大幅に向上することになる。
`%%§flfi@Kmifé:&K@6o
`
`【００２３】
`[0023]
`
`請求項４に記載されるように、上記各請求項の構成において、上記活性領域の
`%i%4KEfién6i5K\iE%%fi%®%fiK£w<\iE%fi%fi®
`
`表面から上記素子分離の上面に至るまでの階段部の側面上に形成され絶縁性材料
`%EmB:E%¥fi%®:fiK£6iv®%%%®Mfi:m%mém%%fiHfl
`
`からなる分離部サイドウォールをさらに設け、上記コンタクトホールを上記分離
`mB&6fi%fl#4Pfix~w%éBK%U\LE:y97%$~w%:Efi%
`
`部サイドウォールの上に跨って形成することができる。
`$74Pfi¢~w®:K%oT%fif6:&flT%6o
`
`【００２４】
`[0024]
`
`この構成により、上述の各請求項の発明の作用に加え、分離部サイドウォール
`:®%fiK;0\ifi®%%fi%®%%®¢mKmz\fi%%#4PWx~w
`
`の存在によって、素子分離と活性領域表面との間の急峻な階段形状が緩和される
`®#EKioT\$¥fi%&%fi%fi%fi&®%®%M@%%%fifl%fléfl6
`
`ので、上層配線のパターニング時に残渣が生じにくくなり、かつ上層配線の断線
`®f\iE%fi®N9~:Vf%K%Efl$UK<<&D\#oLE%fi®%fi
`
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`
`Page 13 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 11/ 33
`77%?
`~/ 7—192181( 7. 7.27)
`E3:
`11/
`33
`
`や抵抗値の増大が防止される。
`%fifiE®%kfl%mém6o
`
`【００２５】
`[0025]
`
`請求項５に記載されるように、上記基本的な構成において、上記絶縁膜の厚み
`%fi%5mEfiémé;5m\:E%$m@%mK3w<\:E%%fi®E&
`
`をａ、上記活性領域の表面と上記素子分離の上面との間の高低差をｂ、上記コン
`&a\:a%@%@®§@a:a$%fi%®:@a®%@%fi%&b\Lazy
`
`タクトホール形成時の絶縁膜のエッチングレートをＥR1，上記コンタクトホール
`57F$~w%Wfi®%%E®Iy?VfV~¥%Em,iE:V57¥$~w
`
`形成時の上記素子分離のエッチングレートをＥR2、上記活性領域の不純物拡散深
`%flfi®iE$¥fi%®iv?VfV~F%EM\iE%fi%fi®$fl%%fl%
`
`さをＤ、上記コンタクトホール形成時の絶縁膜のオーバーエッチング割合をＯE
`é%D\Lfinyaa7$~w%&fi®%%fi®w~N~iy?yi%é%0E
`
`としたときに、下記不等式(1)
`&Lk&%K\TE$%fiU)
`
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）)
`oExax(Em/Em)§b+Dx(2/10))
`
`(1)
`m
`
`が成り立つように上記各部の寸法，材料を設定するすることが好ましい。
`fifi0:o;5K:E%%®#%,Hfl%%Eféfé:&flfiiLwo
`
`【００２６】
`[0026]
`
`この構成により、マスクずれによってコンタクトホール内に含まれる素子分離
`:®%fiKi0\Vxifhmioffiyfifl%$~WWK§ifl6$¥fi%
`
`の一部が除去されても、その除去された領域の底が活性領域の不純物濃度の低い
`®*%fl%£éhT%\%®%£énk%fi®Efl%fi%fi®$%%%E®fiw
`
`部分に隣接することがない。したがって、接合耐圧の低下や接合リーク電流の増
`flfiK%%f6:&fl@woLtfloT\%éWE®fiT%%éU~7%fi®%
`
`大が確実に防止されることになる。
`jt7f2§43E$LC|%il:é<>hZ'o : 7‘: Lcfxéo
`
`【００２７】
`[002fl
`
`請求項６に記載されるように、上記基本的な構成において、上記活性領域の上
`%fi%6KEfién6i5K\iE%$%@%flK%wf\iE%fi%fi®i
`
`に形成されたゲート電極，上記ゲート電極の両側方に位置する活性領域内に形成
`K%mént€~%%@,:Efi~%%@®WwfimmE#6%fi%fiWK%m
`
`されたソース・ドレイン領域及び上記ゲート電極の上に形成されたゲート上保護
`é>h7‘:V~—x - P1/1 V5/Eifiiivfiéfl/7*‘ l~%1°30>J:L:ffZfiJZé<>h7‘:/&*“~ l~J:1%i%
`
`膜を有するＦＥＴをさらに設け、上記コンタクトホールを、上記ソース・ドレイ
`fi%FT6FET%§BK%U\iE2V57F$~w%\iEV~x-PV4
`
`ン領域からゲート上保護膜の少なくとも一部に跨って形成する構成とすることが
`v%@m5fi~7:%%fi®y@<a%#flm%or%m¢5%m&¢5:afl
`
`できる。
`T‘? 50
`
`【００２８】
`[0028]
`
`この構成により、ゲート保護膜のコンタクトホール内に含まれる部分がコンタ
`:®%mK;D\f~%%%E®:y97%$~wWK§in6flfifl:y§
`
`クトホール形成時のオーバーエッチングによって除去されるが、ゲート上保護膜
`77$~w%fi%®%~N~Iy?VfK;oT%£én5fl\€~%:%%fi
`
`によってゲート電極が保護されているので、ゲート電極と上層配線との間の電気
`KioTfi~%%@fi%%éhTw6®T\f~%%@&iEEfi&®%®%fi
`
`的短絡が防止される。したがって、コンタクトホールの形成領域にゲート電極と
`EI’J5E_.i£‘<.%~73§[%ité<>fLE>o L/7”:73§o“C\
`:1‘/577 I~fl<~—;1/0>ffZEJZ‘u‘3/Eificc/7°~* l~%$l§<‘:
`
`の間でも合わせマージンが不要となり、集積度がさらに向上する。
`0>F'afiT°7b/E.\>19°cJ:<7~—“/“‘/7f2§Z<£ J: 7:6 0 \ %$Ei’f§75§ ES Bc:I‘n1J:fi‘E>o
`
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`
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`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%§%]%fl%
`［特許］平 7-192181( 7. 7.27) 頁: 12/ 33
`77%?
`~/ 7—192181( 7. 7.27)
`E3:
`12/
`33
`
`【００２９】
`[0029]
`
`請求項７に記載されるように、上記請求項４の構成において、上記活性領域に
`%fi%7mEfiénéi5m\:E%fi%4®%fim%wf\LE%fi%fiK
`
`形成され、ゲート電極，その側方に位置する半導体基板内に形成されたソース・
`%mén\fi~%%@,%®MfiKmE¢5¥%¢%fiWm%flénty~x-
`
`ドレイン領域，上記ゲート電極の上に形成されたゲート上保護膜及び上記ゲート
`Pvxyfifi,:Efi~%%@®:m%fiént€~%:%%fi&U:Ef~%
`
`電極の両側面上に形成された電極部サイドウォールを有するＦＥＴをさらに設け
`%@®WWEiK%fiént%@%#%P7¢~W%fif6FET%éBK%H
`
`、上記分離部サイドウォールを、上記電極部サイドウォールと同時に形成された
`\iEfi%%#4Pfi¢~w%\iE%@fl#4PV¢~w&fi%K%fiént
`
`もので構成することができる。
`%®T%WT6:&flT%6o
`
`【００３０】
`[0030]
`
`この構成により、微細構造に適したＬＤＤ構造を有するＦＥＴを高い密度で半
`i®%WKiU\Wfl%fiKfiLtLDD%fi%F?éFET%%Wfi§T¥
`
`導体装置内に集積することが可能となる
`%¢%EWK$%fé:&flfl%&@é
`
`請求項８に記載されるように、上記請求項６又は７の構成において、上記絶縁
`%fi%8KEfiéh6i5K\iE%fi%6Xfi7®%fiK%wT\iE%%
`
`膜の厚みをａ、上記ゲート上保護膜の厚みをｃ、上記コンタクトホール形成時の
`fi®EA%a\LEf~%:%%E®EA%c\:E:y§7%$~w%Wfi®
`
`上記絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時の上記ゲー
`LE%%fi®:y$yfv~%%Em,LE:y97%m~w%flfi®LE€~
`
`ト上保護膜のエッチングレートをＥR3、上記コンタクトホール形成時の上記絶縁
`Fi%%E®Iy?VfV~F%E%\iE:V57%$~w%flfi®iE%%
`
`膜のオーバーエッチング割合をＯE としたときに、下記不等式(2)
`fl§0>7~I’~/“~:I‘—“/9*‘/7°%'J/Eu\%OE J: I,7‘:<‘:%_’<L:, T%E‘Z<’;i@ri§(2)
`
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`OE Xa><(ER&/ERU <c
`
`(2)
`(m
`
`が成り立つように上記各部の寸法，材料を設定することが好ましい。
`flfi©:o;5K:E%%®#%,Hfi%%ifé:&flfiiLwo
`
`【００３１】
`[003n
`
`この構成により、コンタクトホールがゲート電極に干渉する位置にまで跨って
`:®%fiK$U\HV57F$~wflf~F%@K¥%féflEKiT%oT
`
`形成されていても、コンタクトホール形成時におけるオーバーエッチングによっ
`%W$flTWT%\HV57F$~W%WfiK%U5iHN“i7?V7Kio
`
`てコンタクトホールがゲート電極に到達するのが確実に防止され、活性領域とゲ
`THV57F$~wflf~F%@Kfl$?6®fi%%K%iéfl\%fi%@&f
`
`ート電極との電気的短絡が確実に防止されることになる。
`~%%@&®%fi%fi%fi%$K%mémé:&m@éo
`
`【００３２】
`[0032]
`
`請求項９に記載されるように、上記基本的な構成において、上記活性領域の表
`%fi%9mfifiénéi5m\:E%$%@%mK3wf\:E%fi%fi®%
`
`面から上記素子分離の上面までの階段部側面の半導体基板表面に対する傾斜角度
`fimB:E%¥fi%®:fiifi®%%%wE®¥%¢%fi$@mflT6@flfiE
`
`は７０度以上とすることが好ましい。
`m70Eu:&fé:&flfiiLwo
`
`【００３３】
`[0033]
`
`この構成により、コンタクトホールが素子分離との間で干渉したときに、コン
`i0>1‘§EJ2LCJ: D \ 3 ‘/5’ 7 F fl<-/1/7f2§$¥§3‘%’E<‘: 0>F'a?'C‘%3¥»}t~ L7‘: 7‘: é“ LC‘
`:1 ‘/
`
`タクトホール形成時のオーバーエッチングによってコンタクトホール内に含まれ
`a7%$~w%flfi®%~N~Iy?yfK;oT:V97%¢~wWK§im
`
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`
`Page 15 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%fi%]%fi%
`［特許］平 7-192181( 7. 7.27) 頁: 13/ 33
`k???
`~/ 7—192181( 7. 7.27)
`E3:
`13/
`33
`
`る素子分離の一部が活性領域の不純物濃度の低い部分まで除去される虞れが確実
`6$¥fi%®/flfi%fi%@®$fi%%§®fiwfl%iT%£én6fihfl%%
`
`に防止されることになる。
`m%mén5:&m@éo
`
`【００３４】
`[0034]
`
`また、本発明の基本的な半導体装置の製造方法は、請求項１０に記載されるよ
`Eh‘$%%®%$%@¥§¢%E®%fifi&fi\fififilomfifiénéi
`
`うに、半導体基板上に、半導体基板面から階段状に高くなる上面を有する素子分
`5K‘¥§¢%fiiK\¥§¢%fiE#B%&fiK%<&6ifi%fif6$¥fi
`
`離を形成する工程と、上記半導体基板の上記素子分離で囲まれる活性領域に不純
`%%%fif6IEk\iE¥%%%fi®LE$¥fi%Tflin6%fi%fiK$fi
`
`物を導入する工程と、上記活性領域及び素子分離の上に絶縁膜を堆積する工程と
`%%%Af6IEk\iE%fi%fi&fi%¥fi%®iK%%fi%%%f6IE&
`
`、上記絶縁膜の上に、上記活性領域へのコンタクトホールを形成するための開口
`\:fi%%fi®:m\:E%fi%fi~®:V&77$~w&%m¢5tw®%n
`
`部を有するマスク部材を形成する工程と、上記マスク部材の開口部にある絶縁膜
`%%fi?évx7%H%%fi?6IE&\iEVx7%H®%D%K$6%%fi
`
`をエッチングにより除去し、さらに所定のオーバーエッチングを行って、コンタ
`%Iy?VfKiD%£L\éBKWE®%~N~Iy?Vf%fioT\:V5
`
`クトホールを形成する工程と、上記絶縁膜の上及び上記コンタクトホール内に上
`9%$~w%%&f5:E&\:E%%fi®:&w:E:y97%$~»Wm:
`
`記活性領域に接続される上層配線を形成する工程とを備え、上記マスク部材を形
`E%fi%flK%%ém6LEEfi%%fif6IE&%%i\ifivxiflfiéfi
`
`成する工程では、フォトリソグラフィーにおけるマスクずれが生じた場合に上記
`fiféIETfi\7¢%UVi§74~K%H6vx7fhfl$Ut%éKLE
`
`マスク部材の開口部が上記素子分離を含まないようにするためのマージンを設定
`vx7%H®%n%fi:E%¥fi%%€i&w;5mf5tw®v~Vy%%E
`
`せずにマスク部材の位置決めをする方法である。
`fifKvx7%H®mE%w%¢6fi&v&5o
`
`【００３５】
`[0035]
`
`この方法により、コンタクトホールを形成する工程で、オーバーエッチングに
`:®fi&K$0\:V57%$~w%%fiféIET\i~N~iy?ViK
`
`よって素子分離の一部が除去されても、素子分離と活性領域との高低差の分だけ
`ioT$¥fi%®#%fi%£énT%\$¥fi%k%fi%@&®%fi§®fiEH
`
`コンタクトホールの一部が素子分離内に侵入する深さが浅くなる。したがって、
`:1 ‘/5’ 7 1‘fi‘*‘/1/03*%T‘|373§§'E¥fi7fi§’EI7WCT,%}\‘§‘E>%I"‘<$75§?3%< 716%» L/7”:73§o’C\
`
`形成される半導体装置における接合耐圧の低下や接合リーク電流の増大が抑制さ
`%mém5¥§¢%Em£H6%%mE®fiT%%%U~7%m®%kflmfié
`
`れる。一方、素子分離に対する合わせマージンを設定していない分だけ活性領域
`M60~fi\$¥fi%Kfl¢6éb%v~VV%%ELfwfiwfififififififi
`
`の面積が小さくて済み、形成される半導体装置の集積度が高くなる。
`®fi%fimé<T%&\%fién6¥§¢%E®%%Efi%<&6o
`
`【００３６】
`[0036]
`
`請求項１１に記載されるように、上記基本的な半導体装置の製造方法において
`%fi%11KEfién6i5K\iE%$%@¥%%%E®%fifi%K%wT
`
`、上記コンタクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記活性
`\iE:V§7F$~W%%fi¢éIETfi\iE%%E®E&%a\iE%fi
`
`領域の表面と上記素子分離の上面との間の高低差をｂ、上記コンタクトホール形
`%@®%E&iE$¥fi%®ifi&®%®%fi§%b‘iEflV57F$~W%
`
`成時の絶縁膜のエッチングレートをＥR1，上記コンタクトホール形成時の上記素
`fi%®%%fi®Iy?VfV~%%Em,LE:V§7%$~w%fifi®:E$
`
`子分離のエッチングレートをＥR2、上記活性領域の不純物拡散深さをＤ、上記コ
`¥fi%®iv?VfV~%%EM‘iEfifi%fi®$fl%%fl%é%D\iE2
`
`ンタクトホール形成時の絶縁膜のオーバーエッチング割合をＯE としたときに、
`Vaa7$~»%m%®%%fi®w~A~:y?Vi%é%0E&Lt&%K\
`
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`
`Page 16 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`［特許］平 7-192181( 7. 7.27) 頁: 14/ 33
`
`下記不等式(1)
`
`ＯE ×ａ×（ＥR2／ＥR1）≦ｂ＋Ｄ×（２／１０）
`
`(1)
`
`が成り立つように行うことが好ましい。
`
`【００３７】
`
`この方法により、コンタクトホールの形成時のオーバーエッチングによってコ
`
`ンタクトホール内の素子分離の一部が除去されても、除去領域の底が活性領域の
`
`不純物濃度の低い部分に接することがない。したがって、半導体装置における接
`
`合耐圧の低下や接合リーク電流の増大が確実に防止されることになる。
`
`【００３８】
`
`請求項１２に記載されるように、上記請求項１１の方法において、上記マスク
`
`部材を形成する工程では、フォトリソグラフィーにおけるマスクずれがないとし
`
`たときに上記マスク部材の開口部が上記素子分離の少なくとも一部を含むように
`
`位置決めしてマスク部材を形成することができる。
`
`【００３９】
`
`この方法により、活性領域の面積をさらに低減することが可能となり、半導体
`
`装置の集積度がさらに向上する。
`
`【００４０】
`
`請求項１３に記載されるように、上記基本的な半導体装置の製造方法において
`
`、上記素子分離上に配線部材を形成する工程をさらに設け、上記マスク部材を形
`
`成する工程では、上記マスク部材の開口部が上記活性領域及び上記配線部材の少
`
`なくとも一部を含むように形成することができる。
`
`【００４１】
`
`この方法により、コンタクトホールを形成する工程では、活性領域と素子分離
`
`上の配線部材とに個別にコンタクトホールを形成する必要がなくなり、素子分離
`
`の面積も低減されるので、半導体装置の集積度が向上する。
`
`【００４２】
`
`請求項１４に記載されるように、上記基本的な半導体装置の製造方法において
`
`、上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`
`絶縁膜及びゲート電極を形成する工程と、上記ゲート電極，活性領域及び素子分
`
`Page 17 of 47
`
`Page 17 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
`[%fi%]%fi%
`［特許］平 7-192181( 7. 7.27) 頁: 15/ 33
`%%§r
`~/ 7—192181( 7. 7.27)
`E3:
`15/
`33
`
`離の上にサイドウォール形成用絶縁膜を堆積した後、異方性エッチングを行って
`%®iK#4P9iHW%fifi%%fi%%%Lk%\Efifiiy?Vf%fioT
`
`、上記ゲート電極の両側面上に電極部サイドウォールを形成する一方、上記素子
`\iE€~F%@®fiwfiiK%@fl#4P7¢~w%%fif6*fi\iii?
`
`分離と活性領域との間の階段部の側面上に分離部サイドウォールを形成する工程
`fi%&%fi%@&®%®%&%®wfi:Kfi%%#4Pfi¢~w%%fl#éIE
`
`とをさらに備えることができる。
`&%éBKfiZ6:&flT%6o
`
`【００４３】
`[0043]
`
`この方法により、ＭＩＳＦＥＴの構造をＬＤＤ構造として微細化に適した構造
`:®fi%K$0\MISFET®%fi%LDD%fi&Lfwflkmfibtfifi
`
`にできるとともに、分離部サイドウォールにより、上層配線のパターニング時に
`KT%6&&%K\fi%%#4P?¢~WKiU\iEEfi®N5~:VffiK
`
`残渣が生じにくくなり、かつ上層配線の断線や抵抗値の増大が防止される。
`%Efi$UK<<@D\moLEEfi®%fi%fififi®%kfl%mém6o
`
`【００４４】
`[0044]
`
`請求項１５に記載されるように、上記基本的な半導体装置の製造方法において
`%fi%15KEfiéméi5m\:E%$m@¥%¢%E®%fifi%K%wf
`
`、上記素子分離を形成する工程の後に、上記活性領域上にＭＩＳＦＥＴのゲート
`\iE$¥fi%%%fiTéIE®%K\iE%fi%fi:KM1sFET®fi~%
`
`絶縁膜，ゲート電極及び絶縁材料からなるゲート上保護膜を積層して形成する工
`fififi,fi~%%@&w%%HflmB@é€~kifififiéfigbffiflfél
`
`程をさらに設け、上記マスク部材を形成する工程では、フォトリソグラフィーに
`E%éBK%H\iEVX7%H%%fif6IETfi\7¢%D7f§74~K
`
`おけるマスクずれが生じても上記マスク部材の開口部が上記ゲート上保護膜の一
`%Uévx7fhfi$Uf%iEvx7%H®%m%flLEf~%i%%fi®~
`
`部を含まないようにするためのマージンを設けることなく位置決めしてマスク部
`fléfiimwi5Kfétb®v~VV%%H6:&@<mE%®Lfvx7%
`
`材を形成することができる。
`H%%fiT6:&flfi%éo
`
`【００４５】
`[0045]
`
`請求項１６に記載されるように、上記請求項１５の方法において、上記マスク
`%fi%16KEfién6i5K\iE%fiE15®fi%K%wf\iEvx7
`
`部材を形成する工程では、フォトリソグラフィーにおけるマスクずれがないとし
`flH%%fi?6IETfi\7¢FUV737%~K%U67X7fhfl&w&L
`
`たときに上記マスク部材の開口部が上記ゲート上保護膜の一部を含むように位置
`k&%mLEvx7%H®%n%fi:Ef~%:%%E®/fléfihiémmfi
`
`決めしてマスク部材を形成することもできる。
`%bLrvx7%H%%fi¢é:&%fi%éo
`
`【００４６】
`[0046]
`
`上記請求項１５又は１６の方法により、活性領域のコンタクトホールを形成す
`:E%fi%15Xu16®fi&K;U\%fi%@®:y§7%$~w%%flf
`
`る領域にゲート電極との干渉を回避するための合わせマージンを設定しないので
`5%flKR~h%@&®¥%%Efifétb®%b%v~Vy%%EL@w®@
`
`、活性領域の面積が著しく低減され、集積度が極めて向上することになる。
`\%fi%fi®fiEfl%L<fiMéfl\%%§fl@bTWi?6:&K@6o
`
`【００４７】
`[0047]
`
`請求項１７に記載されるように、上記請求項１５又は１６において、上記コン
`%fi%17KEfi§fl5i5K\iE%fi%15Xfi16K%wT\iE:V
`
`タクトホールを形成する工程では、上記絶縁膜の厚みをａ、上記ゲート上保護膜
`57F$~W%%fi?6IETfi\iE%%E®E&%a\iEfi~Fi%%fi
`
`の厚みをｃ、上記絶縁膜のエッチングレートをＥR1，上記ゲート上保護膜のエッ
`®§&%c\iE%%fi®Iy?Vfv~%&Em,:Efi~%i%%fi®iy
`
`Page 18 of 47
`
`Page 18 of 47
`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`［特許］平 7-192181( 7. 7.27) 頁: 16/ 33
`
`チングレートをＥR3、上記絶縁膜のオーバーエッチング割合をＯE としたときに
`
`、下記不等式(2)
`
`ＯE ×ａ×（ＥR3／ＥR1）＜ｃ
`
`(2)
`
`が成り立つように行うことが好ましい。
`
`【００４８】
`
`この方法により、コンタクトホール内に含まれるゲート上保護膜の一部が除去
`
`されても、除去された領域の底がゲート電極に達することがなく、ゲート電極と
`
`上層配線との電気的短絡が確実に防止されることになる。
`
`【００４９】
`
`【発明の実施の形態】
`
`（第１の実施形態）
`
`まず、第１の実施形態について、図１ａ～図１ｆ及び図２ａ～図２ｅを参照し
`
`ながら説明する。第１の実施形態は、合わせずれが生じない場合に、コンタクト
`
`ホールが活性領域上から素子分離上にまで跨るように設定した場合の製造工程を
`
`説明したものである。
`
`【００５０】
`
`ここで、本実施形態では、素子分離としてトレンチ分離法を用いた場合につい
`
`て説明する。また、上方に形成される配線としては絶縁膜が比較的薄くて済むロ
`
`ーカル配線を想定しているが、厚い層間絶縁膜の上に通常のグローバル配線を形
`
`成した場合においても同様に適用できる。
`
`【００５１】
`
`まず、図１ａに示すように、ｐ型シリコン基板１（あるいはｐウェル）の上に
`
`所定パターンを有するレジスト膜２３を形成し、このレジスト膜２３をマスクと
`
`してドライエッチングを行い、シリコン基板１に深さ１μｍのトレンチ２４を形
`
`成する。
`
`【００５２】
`
`次に、図１ｂに示すように、レジスト膜２３を除去した後、シリコン基板１の
`
`全面上にシリコン酸化膜２ｘを堆積する。この工程により、すでに形成されたト
`
`レンチ２４にシリコン酸化膜２ｘが埋めこまれる。
`
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`
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`
`

`

`［受付日］平 7. 7.27
`［書類名］明細書
`[§HH]$7.7m
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`［特許］平 7-192181( 7. 7.27) 頁: 17/ 33
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`~/ 7—192181( 7. 7.27)
`E3:
`17/
`33
`
`【００５３】
`[0053]
`
`次に、図１ｃに示すように、例えばＣＭＰ（ケミカル－メカニカル－ポリッシ
`WK\H1cKfi?i5K\WZfiCMP(7ifiw—ffi:fiw—fiUyV
`
`ング）法やレジスト膜を利用したドライエッチングによるエッチバック法によっ
`‘/7°) ¥£"<°1/“/“>4 l~H%’a”:$|Jfi% L7‘: l~“?43‘—“/9*‘/7“L:c.tEaiyfi‘/*y7¥£L:c.to
`
`て、シリコン基板１の上方のシリコン酸化膜２ｘを除去すると同時に、フィール
`T‘VU3V%fi1®ifi®VUnV@mfi2x%%£?6&fi%K\77*”
`
`ド酸化膜２ｂを形成する。このとき、シリコン基板１の表面とフィールド酸化膜
`P@mfi2b%%fi?6o:®&%\VU3V%fi1®%fi&74~WP@mfi
`
`２ｂの上面とは平坦化されており、両者の間に段差はない。
`2b®ifi&fi$flM§flT%U\W%®@K%§fi@Wo
`
`【００５４】
`[0054]
`
`次に、図１ｄに示すように、選択比の高いドライエッチングを行って、シリコ
`WK‘E1dKfifi5K\Efim®%wF?4Iy?Vf%fioT\V93
`
`ン基板１のみを例えば厚み０．２μｍ分除去し、フィールド酸化膜２ｂの上面が
`y%fi1®#%WzfiE&0.2umfi%£L\74~wP@mfi2b®:fifl
`
`シリコン基板１の表面よりも０．２μｍだけ階段状に高くなるような階段部を形
`yU:y%fi1®%Ei@%0.2umEH%&fiK%<@éi5@%&%%%
`
`成する。この階段部の上下の段差は、後に形成される絶縁膜１２をエッチングす
`@760:®%&%®:T®&%M\%m%mémé%%fi12%Iy?yi¢
`
`る際のオーバーエッチングにより除去される分を考慮して十分大きくする必要が
`%.’>F§%‘%0>7~I*~/*‘~*I“/3*‘/7“L:c.t 0 |3fi?£é>hE>é:‘%%J7~§LT+é:‘jC%% < fi‘Z.3dZ~£75§
`
`あり、絶縁膜１２の厚みと同程度あるいはそれ以上とすることが好ましい。
`%U\fififil2®§&&fiEE%6Wfi%flfli&Té:&flfiiLPG
`
`【００５５】
`[0055]
`
`なお、フィールド酸化膜２ｂの上面と活性領域の表面との間に段差を設ける方
`&%\7%~WP@mfi2b®ifi&%fi%fi®%fi&®fiK&§%%H6fi
`
`法は、上記のような工程に限定されるものではない。例えば、予めシリコン基板
`&fi\iE®;5@IEK@Eén6%®@fi&woWzfi\$®VU:VEfi
`
`上に段差分の厚みを有するエッチングストッパー膜を堆積し、この状態でトレン
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