[特許]1995-330112 (07.12.19)
`
`出願 (1) ( 07-330112)(07.12.19) 記号 (2020270244) 出願種別(01 )新法
`公開　　 (　09-172063)(09.06.30) 公開基準日 (07.12.19) 国内優先 (0)
`公告　　 ( )( ) 優先 ( ) 他 国
`審判 ( )( )( ) 担当 (4M00-7920)( 　　　　　　　　　　　　　 )
`登録　　 ( ) ( ) 異議 ( 0) 請求項数 ( 10) 出願料金( 21,000)
`公決　　 (起 )(担 ) 文献 ( ) 新規性 (0) 菌寄託 (0) 公害 ( )
`査定 (2) (起17.03.18)(担7920) 前置 ( ) 解除 ( )公序・要約(0)
` (発17.03.29)(官 ) 審査・評価請求( 1- ) 未請求(0) 自動起案( )
`最終　　 ( )( )　　　　　公開準備 (1) 早期審査 ( )
`変更先 ( )( )( ) 審決 ( )( ) 　　　　　　　
`　　　　 原出願( )( )( )種別( )
`　　　　　　　　　　　　　　　　　期間延長 ( ) 最新起案日 (17.03.18)
`公表　 ( ) ( ) 翻訳提出 ( )国際出願( )
`再公表 ( ) 国際公開 ( ) 　　　
`公開IPC4 H01L 21/76 NFIC 指定分類IPC　H01L 21/
`公告IPC　
`名称　　半導体装置及びその製造方法　　　　　　　　　　　　　　　　　　　　　　　
`出願人　代表( ) 種(2)コ-ド(000005821) 国(27) パナソニック株式会社　＊　　　　　
`　　　　　　大阪府門真市大字門真１００６番地　　　　　　　　　　　　　　　　　　
`代理人　種(1)コ-ド(100077931) 前田　弘　　　　　　　　　　　　　　　　　　　　　
`　　　　種(1)コ-ド( ) 小山　廣毅　　　　　　　　　　　　　　　　　　　　
`中間 (A63 )特許願　07.12.19( 21,000)完 (A96-1 )職権訂正08.01.23( )
`記録 (A84-1 )優先請求08.06.06( ) (A52-3 )補正書　08.07.16( )完
` (A96-1 )職権訂正08.08.22( ) (A62-1 )審査請求12.10.24(104,300)完
` (A971-007)検索報告14.02.20( ) (A971-011)利用状況15.02.10( )
` (A13-1 )拒絶理由15.02.18(9545-20) (A53 )意見書　15.04.17( )完
` (A52-3 )補正書　15.04.17( )完 (A52-3 )補正書　15.04.23( 4,000)完
` (A96-5 )職権訂正15.04.25( ) (A273 )職権訂正15.04.30(7475- )
` (A971-010)予備見解16.02.23( ) (A13-1 )拒絶理由16.03.23(7819-22)
` (A53 )意見書　16.04.23( )完 (A52-3 )補正書　16.04.23( )完
` (A971-010)予備見解16.11.22( ) (A13-1 )拒絶理由16.11.30(7920-22)
` (A02 )拒絶査定17.03.29(7920- ) (A86-1 )閲覧請求17.06.20( )
` (A86-1 )閲覧請求22.04.15( ) (A86-1 )閲覧請求26.09.08( )
`新出願
`国内優先(先)
`国内優先(後)
`
`TSMC Exhibit 1022
`
`Page 1 of 165
`
`

`
`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 1/ 3
`
`【書類名】　　　　　　特許願
`
`【整理番号】　　　　　2020270244
`
`【提出日】　　　　　　平成 7年12月19日
`
`【あて先】　　　　　　特許庁長官　殿
`
`【国際特許分類】　　　H01L 21/76
`
`【発明の名称】　　　　半導体装置及びその製造方法
`
`【請求項の数】　　　　 12
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　藪　俊樹
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　上原　隆
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　瀬川　瑞樹
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　中林　隆
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　山下　恭司
`
`Page 2 of 165
`
`

`
`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 2/ 3
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　受田　高明
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　荒井　雅利
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　山田　隆順
`
`【発明者】
`
`　　【住所又は居所】　大阪府門真市大字門真１００６番地　松下電器産業株式
`
`　　　　　　　　　　　会社内
`
`　　【氏名】　　　　　松元　道一
`
`【特許出願人】
`
`　　【識別番号】　　　000005821
`
`　　【氏名又は名称】　松下電器産業株式会社
`
`　　【代表者】　　　　森下　洋一
`
`【代理人】
`
`　　【識別番号】　　　100077931
`
`　　【弁理士】
`
`　　【氏名又は名称】　前田　弘
`
`【選任した代理人】
`
`　　　【識別番号】　　100094134
`
`　　　【弁理士】
`
`　　　【氏名又は名称】　小山　廣毅
`
`Page 3 of 165
`
`

`
`［書類名］特許願　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 3/ 3
`
`【手数料の表示】
`
`　　【納付方法】　　　予納
`
`　　【予納台帳番号】　014409
`
`　　【納付金額】　　　　　 21,000円
`
`【提出物件の目録】
`
`　　【物件名】　　　　明細書　 1
`
`　　【物件名】　　　　図面　 1
`
`　　【物件名】　　　　要約書　 1
`
`　　【包括委任状番号】　9006026
`
`【プルーフの要否】　　要
`
`Page 4 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 1/ 31
`
`【書類名】　　　明細書
`
`【発明の名称】　半導体装置及びその製造方法
`
`【特許請求の範囲】
`
`　　【請求項１】　半導体基板と、
`
`　上記半導体基板の一部に設けられた素子形成領域と、
`
`　上記素子形成領域を取り囲み、上記素子形成領域との間に上記素子形成領域の
`
`半導体基板よりもステップ状に高くなる段差部を有し絶縁性材料からなる溝型素
`
`子分離と、
`
`　上記素子形成領域と溝型素子分離との間の段差部の側面上に形成された段差部
`
`サイドウォールと
`
`を備えていることを特徴とする半導体装置。
`
`　　【請求項２】　請求項１記載の半導体装置において、
`
`　上記段差部サイドウォールは、絶縁性材料で構成されていることを特徴とする
`
`半導体装置。
`
`　　【請求項３】　請求項１記載の半導体装置において、
`
`　上記素子形成領域には、ゲート電極，該ゲート電極の両側面上の電極部サイド
`
`ウォールを有するＭＩＳＦＥＴが形成されており、
`
`　上記段差部サイドウォールは、上記電極部サイドウォールと同時に形成されて
`
`いることを特徴とする半導体装置。
`
`　　【請求項４】　請求項３記載の半導体装置において、
`
`　上記電極部サイドウォールは、ゲート電極の側面及び上記半導体基板の上に亘
`
`って保護酸化膜を介して形成されたほぼ一定の厚みのＬ字状シリコン窒化膜で構
`
`成され、
`
`　上記段差部サイドウォールは、上記素子形成領域と溝型素子分離との間の段差
`
`部の側面及び半導体基板の上に亘って保護酸化膜を介して形成されたほぼ一定厚
`
`みのＬ字状シリコン窒化膜で構成されていることを特徴とする半導体装置。
`
`　　【請求項５】　請求項３記載の半導体装置において、
`
`　上記電極部サイドウォール及び段差部サイドウォールはいずれもシリコン膜で
`
`構成されており、
`
`Page 5 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 2/ 31
`
`　上記電極部サイドウォールと上記ゲート電極及びシリコン基板との間に介設さ
`
`れた絶縁膜と、
`
`　上記電極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上
`
`を経て上記段差部サイドウォールに至る領域の上に形成され、シリサイドからな
`
`るソース・ドレイン電極と
`
`をさらに備えていることを特徴とする半導体装置。
`
`　　【請求項６】　半導体基板上に酸化膜を形成する第１の工程と、
`
`　上記酸化膜の上に上記酸化膜とは異なる材料で構成されるエッチングストッパ
`
`膜を堆積する第２の工程と、
`
`　上記エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、
`
`この開口部の半導体基板をエッチングして溝部を形成する第３の工程と、
`
`　上記溝部の深さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの
`
`絶縁膜を全面に堆積する第４の工程と、
`
`　上記絶縁膜が堆積された状態の半導体基板を少なくとも上記エッチングストッ
`
`パ膜の表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を
`
`取り囲む溝型素子分離を形成する第５の工程と、
`
`　エッチングにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し
`
`、上記素子形成領域と上記溝型素子分離との間に上記溝型素子分離の側が上記素
`
`子形成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第６の
`
`工程と、
`
`　上記基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくとも
`
`ゲート電極をパターニングする第７の工程と、
`
`　基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`
`８の工程と、
`
`　上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`
`ス・ドレイン領域を形成する第９の工程と
`
`を備えていることを特徴とする半導体装置の製造方法。
`
`Page 6 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 3/ 31
`
`　　【請求項７】　請求項６記載の半導体装置の製造方法において、
`
`　上記第２の工程では、少なくとも上記第８の工程におけるオーバーエッチング
`
`量を考慮して、上記第６の工程で所定値以上の高低差を有する段差部が露出され
`
`るようにエッチングストッパ膜の膜厚を定めることを特徴とする半導体装置の製
`
`造方法。
`
`　　【請求項８】　半導体基板上に酸化膜を形成する第１の工程と、
`
`　上記酸化膜の上にゲート電極となる第１の導電膜を堆積する第２の工程と、
`
`　上記第１の導電膜のうち溝型素子分離を形成しようとする領域を開口し、この
`
`開口部の半導体基板をエッチングして溝部を形成する第３の工程と、
`
`　上記溝部の深さ及び上記第１の導電膜の膜厚を加えた値以上の厚みの絶縁膜を
`
`全面に堆積する第４の工程と、
`
`　上記絶縁膜が堆積された状態の半導体基板を、少なくとも上記第１の導電膜の
`
`表面が露出するまで平坦化するとともに、上記溝部に上記素子形成領域を取り囲
`
`む溝型素子分離を形成する第５の工程と、
`
`　上記平坦化された基板の全面上に少なくとも上部ゲート電極となる第２の導電
`
`膜を堆積する第６の工程と、
`
`　上記第１及び第２の導電膜から少なくともゲート電極をパターニングするとと
`
`もに、上記素子形成領域と溝型素子分離との間に上記素子分離の側が上記素子形
`
`成領域の半導体基板よりもステップ状に高くなる段差部を露出させる第７の工程
`
`と、
`
`　基板の全面上に絶縁膜を堆積した後、異方性エッチングにより、上記ゲート電
`
`極及び上記段差部の各側面上に上記絶縁膜からなるサイドウォールを形成する第
`
`８の工程と、
`
`　上記ゲート電極の両側の素子形成領域の半導体基板内に不純物を導入してソー
`
`ス・ドレイン領域を形成する第９の工程と
`
`を備えていることを特徴とする半導体装置の製造方法。
`
`　　【請求項９】　請求項８記載の半導体装置の製造方法において、
`
`　上記第２の工程では、少なくとも上記第８の工程におけるオーバーエッチング
`
`量を考慮して、上記第７の工程で所定値以上の高低差を有する段差が露出される
`
`Page 7 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 4/ 31
`
`ように上記第１の導電膜の膜厚を定めることを特徴とする半導体装置の製造方法
`
`　【請求項１０】　請求項６又は８記載の半導体装置の製造方法において、
`
`。 　
`
`　上記第９の工程を終了した後に、少なくとも上記ソース・ドレイン領域の表面
`
`付近の領域をシリサイド化する工程をさらに備えていることを特徴とする半導体
`
`装置の製造方法。
`
`　　【請求項１１】　請求項６又は８記載の半導体装置の製造方法において、
`
`　上記第７の工程の後上記第８の工程の前に基板の全面上に保護用酸化膜を堆積
`
`する工程をさらに備え、
`
`　　上記第８の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`
`部の側方にサイドウォールとなるＬ字状シリコン窒化膜をパターニングした後、
`
`上記マスクを除去するように行うことを特徴とする半導体装置の製造方法。
`
`　　【請求項１２】　請求項６又は８の半導体装置の製造方法において、
`
`　上記第７の工程では、上記導電膜の上にさらに第１の保護用絶縁膜を堆積し、
`
`該第１の保護用絶縁膜をゲート電極とともにパターニングし、
`
`　上記第７の工程の後上記第８の工程の前に基板の全面上に第２の保護用絶縁膜
`
`を堆積する工程をさらに備え、
`
`　上記第８の工程では、上記第２の保護用絶縁膜の上にサイドウォール形成用シ
`
`リコン膜を堆積し、上記ゲート電極及び段差部の側面上に上記からなる電極部サ
`
`イドウォール及び段差部サイドウォールを形成し、
`
`　上記第９の工程の後に、上記電極部サイドウォール，上記ソース・ドレイン領
`
`域及び上記段差部サイドウォールに跨る領域をシリサイド化する工程をさらに備
`
`えていることを特徴とする半導体装置の製造方法。
`
`Page 8 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 5/ 31
`
`【発明の詳細な説明】
`
`　　　【０００１】
`
`　　【発明の属する技術の分野】
`
`　本発明は、溝埋め込み分離型の素子分離を有する半導体装置の構造及びその製
`
`造方法の改良に関する。
`
`　　　【０００２】
`
`　　【従来の技術】
`
`　近年、半導体装置の高集積化、高性能化の進展にともない、益々微細化の要求
`
`が高まっている。そのため従来の技術の改良だけではそれらの要求に追随できず
`
`、新規技術導入が余儀なくされている技術分野もある。例えば素子分離形成方法
`
`として、従来はその製法の簡便さと低コスト性の観点からＬＯＣＯＳ分離法によ
`
`り素子分離が形成されてきたが、最近では、より微細な半導体装置を形成するに
`
`は溝埋め込み分離型の素子分離（以下、単に溝型素子分離という）を設けた方が
`
`有利であると考えられてきている。
`
`　　　【０００３】
`
`　すなわち、ＬＯＣＯＳ分離法は、選択酸化の方式をとっているため、その酸化
`
`を防止するためのマスクとの境界でいわゆるバーズビークが発生し、実際のマス
`
`ク寸法よりも素子領域側に分離領域の絶縁膜が侵入して寸法変化が生じ、この変
`
`化量が０．５μｍ世代以降の微細化には許容できない数値となる。そのため、量
`
`産技術の分野においても寸法シフトのきわめて少ないトレンチ分離法への転換が
`
`始まりつつある。例えばＩＢＭ社が０．５μｍＣＭＯＳプロセスとしてＭＰＵの
`
`量産に溝型素子分離構造を導入している（参考文献：ＩＢＭ　Ｊｏｕｒｎａｌ　
`
`ｏｆ　Ｒｅｓｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ、ＶＯＬ．３９、Ｎ
`
`Ｏ．１／２、１９９５、３３－４２頁）。
`
`　　　【０００４】
`
`　図６は、従来のトレンチ分離とＭＯＳＦＥＴとが設けられた半導体装置の例を
`
`示す断面図である。同図に示すように、シリコン基板１０１には溝型の素子分離
`
`１０５ａが形成されている。そして、素子分離１０５ａによって囲まれた活性領
`
`域上には、ゲート絶縁膜１０３ａ及びゲート電極１０７ａと、ゲート電極１０７
`
`Page 9 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 6/ 31
`
`ａの両側面上の電極部サイドウォール１０８ａとが設けられている。また、活性
`
`領域においてゲート電極１０７ａの両側方に位置する領域に低濃度ソース・ドレ
`
`イン両いい１０６ａと、高濃度ソース・ドレイン領域１０６ｂとが設けられ、素
`
`子分離１０５ａの下方にチャネルストップ領域１１５が設けられている。また、
`
`素子分離１０５ａの及び活性領域として機能しないシリコン基板１０１の上に亘
`
`ってゲート電極１０７ａと同じポリシリコン膜からなるゲート配線１０７ｂがゲ
`
`ート絶縁膜１０３ｂを介して設けられ、その両側面上には配線部サイドウォール
`
`１０８ｂが設けられている。さらに、ゲート電極１０７ａ，ゲート配線１０７ｂ
`
`及び高濃度ソース・ドレイン領域１０６ｂの上には、それぞれシリサイドからな
`
`る上部ゲート電極１０９ａと、上部ゲート配線１０９ｂと、ソース・ドレイン電
`
`極１０９ｃとが設けられている。さらに、シリコン酸化膜からなる層間絶縁膜１
`
`１と、層間絶縁膜１１１上に形成された金属配線１１２と、層間絶縁膜１１１内
`
`に形成されたコンタクトホール内に埋め込まれ、金属配線１１２とソース・ドレ
`
`イン電極１０９ｃとの間を接続するコンタクト部１１３とが設けられている。
`
`　　　【０００５】
`
`　次に、図７（ａ）～（ｅ）を参照しながら、上記図６に示す従来の溝型素子分
`
`離とＭＯＳＦＥＴとを有する半導体装置の製造工程について説明する。
`
`　　　【０００６】
`
`　まず、図７（ａ）に示すように、シリコン酸化膜１０５（図示せず）を堆積し
`
`てから、シリコン窒化膜１１７の表面が露出するまで全面を平坦化する。この工
`
`程によって、素子分離領域Ｒeisoには、上記溝部１０４に埋め込まれたシリコン
`
`酸化膜からなる溝型の素子分離１０５ａが形成される。その後、いったんシリコ
`
`ン酸化膜１１６を除去した後、ゲート酸化膜１０３を全面に形成する。
`
`　　　【０００７】
`
`　次に、図７（ｃ）に示すように、素子分離１０５ａの下方に不純物イオンの打
`
`ち込みを行って、チャネルストップ領域１１５を形成した後、全面にポリシリコ
`
`ン膜１０７を堆積し、その上にゲート形成領域以外の領域を開口させたフォトレ
`
`ジスト膜１２１を形成する。
`
`Page 10 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 7/ 31
`
`　　　【０００８】
`
`　次に、図７（ｄ）に示すように、フォトレジスト膜１２１をマスクとして、ポ
`
`リシリコン膜１０７のドライエッチングを行い、素子形成領域Ｒefet内のＭＯＳ
`
`ＦＥＴのゲート電極１０７ａと、素子分離１０５ａ上からシリコン基板１０１上
`
`に跨るゲート配線１０７ｂとを形成する。そして、フォトレジスト膜１２１を除
`
`去した後、ゲート電極１０７ａをマスクとしてシリコン基板１０１内に不純物イ
`
`オンの注入を行って、低濃度ソース・ドレイン領域１０６ａを形成する。その後
`
`、基板の全面上にシリコン酸化膜１０８を堆積する。
`
`　　　【０００９】
`
`　次に、図７（ｅ）に示すように、シリコン酸化膜１０８の異方性ドライエッチ
`
`ングを行ってゲート電極１０７ａ及びゲート配線１０７ｂの両側面上に、それぞ
`
`れ電極部サイドウォール１０８ａ及び配線部サイドウォール１０８ｂを形成する
`
`。その際、シリコン酸化膜１０８下方のゲート酸化膜１０３も同時に除去され、
`
`ゲート電極１０７ａの下方のゲート酸化膜１０３ａと、ゲート配線１０７ｂの下
`
`方のゲート酸化膜１０３ｂのみが残る。その後、ゲート電極１０７ａ及び電極部
`
`サイドウォール１０８ａをマスクとして不純物イオンを斜め方向から注入し、高
`
`濃度ソース・ドレイン領域１０６ｂを形成する。その後、全面にＴｉ膜を堆積し
`
`た後、高温熱処理を行って、Ｔｉ膜とＴｉ膜に直接接触するシリコンで構成され
`
`る部材とを反応させてシリサイドからなる上部ゲート電極１０９ａと、上部ゲー
`
`ト配線１０９ｂと、ソース・ドレイン電極１０９ｃとを形成する。
`
`　　　【００１０】
`
`　その後の工程は省略し、ＭＯＳＦＥＴの最終的な構造を図５に示す。図５にお
`
`いて、層間絶縁膜１１１の上に金属配線１１２が形成され、金属配線１１２とソ
`
`ース・ドレイン電極１０９ｃとの間は、コンタクトホールを埋め込んだＷプラグ
`
`等からなるコンタクト部１１３により接続されている。
`
`　　　【００１１】
`
`　上述のような溝型素子分離構造を採用する場合、熱酸化により厚いシリコン酸
`
`化膜を形成するＬＯＣＯＳ法のようなバーズビークつまり活性領域内への酸化膜
`
`の入り込みがないので、ソース・ドレイン領域の寸法シフトが抑制される。そし
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 8/ 31
`
`て、図７（ｃ）に示す工程では、素子分離１０５ａと素子形成領域Ｒefetのシリ
`
`コン基板１０１とが平坦化されている。
`
`　　　【００１２】
`
`　　【発明が解決しようとする課題】
`
`　しかしながら、上述のようなトレンチ構造の素子分離を有する半導体装置では
`
`、以下のような問題があった。
`
`　　　【００１３】
`
`　すなわち、図７（ｄ）に示す状態から同図（ｅ）に示す状態に移行する際に、
`
`シリコン酸化膜１０８の異方性エッチングを行って各サイドウォール１０８ａ，
`
`１０８ｂを形成するが、そのときオーバーエッチングを行う必要がある。このオ
`
`ーバーエッチングによって、素子分離１０５ａの表面がある程度下方まで掘り込
`
`まれる。
`
`　　　【００１４】
`
`　図８（ａ），（ｂ）は、このときの高濃度ソース・ドレイン領域１０６ｂと素
`
`子分離１０５ａとの境界付近を拡大して示す断面図である。
`
`　　　【００１５】
`
`　同図（ａ）に示すように、図７（ｄ）に示す工程と図７（ｅ）に示す工程との
`
`間で、不純物イオンを斜め方向から注入して高濃度ソース・ドレイン領域１０６
`
`ｂを形成する工程を行うが、素子分離１０５ａが下方まで掘れ下がっているので
`
`、このイオン注入の際、素子分離１０５ａの端部の下方にまで高濃度ソース・ド
`
`レイン領域１０６ｂが形成されてしまう。したがって、高濃度ソース・ドレイン
`
`領域１０６ｂとチャネルストップ領域１１５との近接が生じ、接合耐圧劣化や接
`
`合リークの増大等の不具合を招く。
`
`　　　【００１６】
`
`　また、図８（ｂ）に示すように、高濃度ソース・ドレイン領域１０６ｂの上に
`
`Ｔｉ膜等を堆積して下方のシリコンと反応させるシリサイド化を行うものでは、
`
`シリサイド層がシリコン基板１０１と素子分離１０５ａとの界面に侵食しやすく
`
`なり、シリサイドからなるソース・ドレイン電極１０９ｃとチャネルストップ領
`
`域１１５との間で短絡電流の発生を招く虞れもあった。
`
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`
`

`
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`
`　　　【００１７】
`
`　本発明は斯かる点に鑑みてなされたものであり、その目的は、上述のサイドウ
`
`ォール形成の際のオーバーエッチングによる溝型素子分離領域の掘り下がりを防
`
`止する手段を講ずることにより、溝型素子分離構造を有しながら、接合リークや
`
`接合耐圧の劣化、短絡電流等のない微細かつ高性能な半導体装置及びその製造方
`
`法を提供することにある。
`
`　　　【００１８】
`
`　　【課題を解決するための手段】
`
`　上記目的を達成するために、本発明の講じた解決手段は、素子形成領域の半導
`
`体基板と溝型素子分離との間に、溝型素子分離の側が高くなるような段差部を形
`
`成し、この段差部にサイドウォールを設けたものである。具体的には、請求項１
`
`～５に記載される半導体装置と、請求項６～１２に記載される半導体装置の製造
`
`方法とに関する手段を講じている。
`
`　　　【００１９】
`
`　本発明の半導体装置は、請求項１に記載されるように、半導体基板と、上記半
`
`導体基板の一部に設けられた素子形成領域と、上記素子形成領域を取り囲み、上
`
`記素子形成領域との間に上記素子形成領域の半導体基板よりもステップ状に高く
`
`なる段差部を有し絶縁性材料からなる溝型素子分離と、上記素子形成領域と溝型
`
`素子分離との間の段差部の側面上に形成された段差部サイドウォールとを備えて
`
`いる。
`
`　　　【００２０】
`
`　この構成により、溝型素子分離の端部に溝型素子分離の表面が素子形成領域の
`
`半導体基板表面よりも高くなった段差部が設けられているので、半導体装置の不
`
`純物拡散層を形成する際の不純物イオンの注入の際に素子分離の端部下方への不
`
`純物イオンの注入が阻止される。また、シリサイドからなるソース・ドレイン電
`
`極を設ける構造を採用する場合にも、段差部サイドウォールによってシリサイド
`
`層の奥方への侵入が阻止されているので、ソース・ドレイン電極とチャネルスト
`
`ップ領域等の基板領域との間に短絡電流が発生するのを防止することができる。
`
`したがって、溝型素子分離における各半導体装置間の分離機能の低下が防止され
`
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`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 10/ 31
`
`ることになる。
`
`　　　【００２１】
`
`　請求項２に記載されるように、請求項１において、上記段差部サイドウォール
`
`を、絶縁性材料で構成することができる。
`
`　　　【００２２】
`
`　請求項３に記載されるように、請求項１において、上記素子形成領域に、ゲー
`
`ト電極，該ゲート電極の両側面上の電極部サイドウォールを有するＭＩＳＦＥＴ
`
`を形成し、上記段差部サイドウォールの少なくとも一部を、上記電極部サイドウ
`
`ォールと同時に形成することができる。
`
`　　　【００２３】
`
`　請求項４に記載されるように、請求項３において、上記電極部サイドウォール
`
`を、ゲート電極の側面及び上記半導体基板の上に亘って保護酸化膜を介して形成
`
`されたほぼ一定の厚みのＬ字状シリコン窒化膜で構成し、上記段差部サイドウォ
`
`ールを、上記素子形成領域と溝型素子分離との間の段差部の側面及び半導体基板
`
`の上に亘って保護酸化膜を介して形成されたほぼ一定厚みのＬ字状シリコン窒化
`
`膜で構成することができる。
`
`　　　【００２４】
`
`　この構成により、段差部に設けられたＬ字状シリコン窒化膜によって溝型素子
`
`分離における各半導体装置間の分離機能の低下が防止される。しかも、サイドウ
`
`ォールを形成する際のオーバーエッチングによっても溝型素子分離の膜厚が低減
`
`することのない構造となるので、段差の値を小さくすることが可能となる。した
`
`がって、ゲート電極をパターニングする際の活性領域上の半導体基板と溝型素子
`
`分離とがフラットな状態に近付くので、ゲートの仕上がり寸法精度が向上するこ
`
`とになる。
`
`　　　【００２５】
`
`　請求項５に記載されるように、請求項３において、上記電極部サイドウォール
`
`及び段差部サイドウォールをいずれもシリコン膜で構成し、上記電極部サイドウ
`
`ォールと上記ゲート電極及びシリコン基板との間に介設された絶縁膜と、上記電
`
`極部サイドウォール上から上記素子形成領域のソース・ドレイン領域上を経て上
`
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`
`

`
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`
`記段差部サイドウォールに至る領域の上に形成され、シリサイドからなるソース
`
`・ドレイン電極とをさらに設けることができる。
`
`　　　【００２６】
`
`　この構成により、段差部サイドウォールによる不純物イオンの注入阻止機能と
`
`、シリサイド化工程におけるシリサイド層の奥方への侵入阻止機能とが得られる
`
`。しかも、電極部サイドウォール，ソース・ドレイン領域及び段差部サイドウォ
`
`ールに亘る広い領域の上にシリサイド層からなるソース・ドレイン電極が設けら
`
`れているので、上層の配線からのコンタクトの形成が容易かつ確実となり、信頼
`
`性が向上するとともに素子形成領域の面積の低減が可能となる。
`
`　　　【００２７】
`
`　本発明に係る第１の半導体装置の製造方法は、請求項６に記載されるように、
`
`半導体基板上に酸化膜を形成する第１の工程と、上記酸化膜の上に上記酸化膜と
`
`は異なる材料で構成されるエッチングストッパ膜を堆積する第２の工程と、上記
`
`エッチングストッパ膜のうち素子分離を形成しようとする領域を開口し、この開
`
`口部の半導体基板をエッチングして溝部を形成する第３の工程と、上記溝部の深
`
`さ及び上記エッチングストッパ膜の膜厚を加えた値以上の厚みの絶縁膜を全面に
`
`堆積する第４の工程と、上記絶縁膜が堆積された状態の半導体基板を少なくとも
`
`上記エッチングストッパ膜の表面が露出するまで平坦化するとともに、上記溝部
`
`に上記素子形成領域を取り囲む溝型素子分離を形成する第５の工程と、エッチン
`
`グにより、少なくとも上記エッチングストッパ膜及び酸化膜を除去し、上記素子
`
`形成領域と溝型素子分離との間に上記溝型素子分離の側が上記素子形成領域の半
`
`導体基板よりもステップ状に高くなった段差部を露出させる第６の工程と、上記
`
`基板上にゲート酸化膜及び導電膜を堆積した後、該導電膜から少なくともゲート
`
`電極をパターニングする第７の工程と、基板の全面上に絶縁膜を堆積した後、異
`
`方性エッチングにより、上記ゲート電極及び上記段差部の各側面上に上記絶縁膜
`
`からなるサイドウォールを形成する第８の工程と、上記ゲート電極の両側の素子
`
`形成領域の半導体基板内に不純物を導入してソース・ドレイン領域を形成する第
`
`９の工程とを備えている。
`
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`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 12/ 31
`
`　　　【００２８】
`
`　この方法により、第６の工程が終了した段階で素子形成領域の半導体基板と溝
`
`型素子分離との間に段差部が形成されているので、第９の工程における不純物イ
`
`オンの注入の際に、溝型素子分離の端部下方への不純物イオンの注入が阻止され
`
`る。また、後にソース・ドレイン領域の表面付近をシリサイド化する場合にも、
`
`絶縁膜からなる段差部のサイドウォールによってシリサイド層の奥方への侵入は
`
`阻止される。したがって、接合耐圧の劣化や接合リーク等を防止できるとともに
`
`、ソース・ドレイン電極とチャネルストップ領域等の基板領域との短絡電流の発
`
`生を防止できる。
`
`　　　【００２９】
`
`　請求項７に記載されるように、請求項６において、上記第２の工程では、少な
`
`くとも上記第８の工程におけるオーバーエッチング量を考慮して、上記第６の工
`
`程で所定値以上の高低差を有する段差部が露出されるようにエッチングストッパ
`
`膜の膜厚を定めることができる。
`
`　　　【００３０】
`
`　この方法により、第６の工程においてエッチングストッパ膜を除去したときに
`
`、オーバーエッチング量による溝型素子分離の膜減りを見込んだ高低差が確保さ
`
`れる。したがって、請求項６の作用が有効に得られることになる。
`
`　　　【００３１】
`
`　本発明に係る第２の半導体装置の製造方法は、請求項８に記載されるように、
`
`半導体基板上に酸化膜を形成する第１の工程と、上記酸化膜の上にゲート電極と
`
`なる第１の導電膜を堆積する第２の工程と、上記第１の導電膜のうち溝型素子分
`
`離を形成しようとする領域を開口し、この開口部の半導体基板をエッチングして
`
`溝部を形成する第３の工程と、上記溝部の深さ及び上記第１の導電膜の膜厚を加
`
`えた値以上の厚みの絶縁膜を全面に堆積する第４の工程と、上記絶縁膜が堆積さ
`
`れた状態の半導体基板を、少なくとも上記第１の導電膜の表面が露出するまで平
`
`坦化するとともに、上記溝部に上記素子形成領域を取り囲む溝型素子分離を形成
`
`する第５の工程と、上記平坦化された基板の全面上に少なくとも上部ゲート電極
`
`となる第２の導電膜を堆積する第６の工程と、上記第１及び第２の導電膜から少
`
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`
`

`
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`
`なくともゲート電極をパターニングするとともに、上記素子形成領域と溝型素子
`
`分離との間に上記溝型素子分離の側が上記素子形成領域の半導体基板よりもステ
`
`ップ状に高くなった段差部を露出させる第７の工程と、基板の全面上に絶縁膜を
`
`堆積した後、異方性エッチングにより、上記ゲート電極及び上記段差部の各側面
`
`上に上記絶縁膜からなるサイドウォールを形成する第８の工程と、上記ゲート電
`
`極の両側の素子形成領域の半導体基板内に不純物を導入してソース・ドレイン領
`
`域を形成する第９の工程とを備えている。
`
`　　　【００３２】
`
`　この方法により、請求項６と同様の作用が得られるとともに、ゲート電極のパ
`
`ターニング工程では、基板全面がフルフラットな状態となっているので、ゲート
`
`電極のパターニング精度が向上する。
`
`　　　【００３３】
`
`　請求項９に記載されるように、請求項８において、上記第２の工程では、少な
`
`くとも上記第８の工程におけるオーバーエッチング量を考慮して、上記第７の工
`
`程で所定値以上の高低差を有する段差が露出されるように上記導電膜の膜厚を定
`
`めることができる。
`
`　　　【００３４】
`
`　この方法により、請求項７と同様の作用が得られる。
`
`　　　【００３５】
`
`　請求項１０に記載されるように、請求項６又は８において、上記第９の工程を
`
`終了した後に、少なくとも上記ソース・ドレイン領域の表面付近の領域をシリサ
`
`イド化する工程をさらに設けることができる。
`
`　　　【００３６】
`
`　この工程により、低抵抗のソース・ドレイン電極が形成されるので、低電圧か
`
`つ高速で作動する半導体装置が形成されることになる。
`
`　　　【００３７】
`
`　請求項１１に記載されるように、請求項６又は８において、上記第７の工程の
`
`後上記第８の工程の前に基板の全面上に保護用酸化膜を堆積する工程をさらに設
`
`け、上記第８の工程では、上記保護用酸化膜の上にサイドウォール形成用シリコ
`
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`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 14/ 31
`
`ン窒化膜とマスク用膜とを順次堆積し、上記マスク用膜をエッチバックして上記
`
`ゲート電極及び段差部の側方に上記シリコン窒化膜をパターニングするためのマ
`
`スクを残し、該マスクを用いて上記シリコン窒化膜から上記ゲート電極及び段差
`
`部の側方にサイドウォールとなるＬ字状シリコン窒化膜をパターニングした後、
`
`上記マスクを除去するように行うことができる。
`
`　　　【００３８】
`
`　この方法により、段差部に残されたＬ字状の窒化膜からなる段差部サイドウォ
`
`ールの存在によって、第９の工程におけるイオン注入の際における素子分離の端
`
`部下方への不純物イオンの注入が阻止される。また、シリサイドからなるソース
`
`・ドレイン電極を設ける工程を後に行うようにした場合にも、シリコン窒化膜か
`
`らなる段差部サイドウォールによってシリサイド層の奥方への侵入が阻止される
`
`。しかも、第８の工程において、サイドウォールを形成する際のオーバーエッチ
`
`ングが行われても、溝型素子分離の上に保護用酸化膜が堆積されているので、溝
`
`型素子分離の膜減りが生じない。したがって、その分溝型素子分離と活性領域内
`
`の半導体基板との間の段差を小さくすることができ、第７の工程でゲート電極を
`
`パターニングする際の段差が低減することで、ゲート電極のパターニング精度が
`
`向上する。
`
`　　　【００３９】
`
`　請求項１２に記載されるように、請求項６又は８において、上記第７の工程で
`
`は、上記導電膜の上にさらに第１の保護用絶縁膜を堆積し、該第１の保護用絶縁
`
`膜をゲート電極とともにパターニングし、上記第７の工程の後上記第８の工程の
`
`前に基板の全面上に第２の保護用絶縁膜を堆積する工程をさらに備え、上記第８
`
`の工程では、上記第２の保護用絶縁膜の上にサイドウォール形成用シリコン膜を
`
`堆積し、上記ゲート電極及び段差部の側面上に上記シリコン膜からなる電極部サ
`
`イドウォール及び段差部サイドウォールを形成し、上記第９の工程の後に、上記
`
`電極部サイドウォール，上記ソース・ドレイン領域及び上記段差部サイドウォー
`
`ルに跨る領域をシリサイド化する工程をさらに設けることができる。
`
`　　　【００４０】
`
`　この方法により、請求項６又は請求項８と同様の作用が得られる。また、ソー
`
`Page 18 of 165
`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 15/ 31
`
`ス・ドレイン領域の表面付近をシリサイド化する工程において、シリコン膜から
`
`なるからなる段差部のサイドウォールの表面がシリサイド化されるものの、シリ
`
`サイド層の奥方への侵入は阻止される。したがって、ソース・ドレイン電極とチ
`
`ャネルストップ領域等の基板領域との短絡電流の発生を防止することが可能とな
`
`る。しかも、電極部サイドウォール－ソース・ドレイン領域－段差部サイドウォ
`
`ールの広い範囲に跨ってシリサイド化されたソース・ドレイン電極が形成される
`
`ので、上層配線からのコンタクト部の形成が容易となり、半導体装置の占有面積
`
`の低減も可能となる。
`
`　　　【００４１】
`
`　　【発明の実施の形態】
`
`　　（第１の実施形態）
`
`　まず、第１の実施形態について、図１及び図２（ａ）～（ｅ）を参照しながら
`
`説明する。図１は、本実施形態に係る半導体装置の構造を示す断面図であり、図
`
`２（ａ）～（ｅ）は、図１に示す半導体装置の構造を実現するための製造工程を
`
`示す断面図である。
`
`　　　【００４２】
`
`　図１において、一導電型のシリコン基板（又はウェル）１上に、シリコン基板
`
`１の表面付近の領域を多数の素子形成領域Ｒefetに区画する素子分離領域Ｒeiso
`
`には、溝型の素子分離５ａが形成されている。この素子分離５ａの表面は素子形
`
`成領域Ｒefetのシリコン基板１の表面よりも十分に高く、両者間には所定の高低
`
`差を有する段差部が形成されている。この素子分離５ａは、後述のようにシリコ
`
`ン基板１に形成された溝内に絶縁性材料を埋め込んで形成されたものである。そ
`
`して、少なくとも素子分離５ａの底部には、シリコン基板１と同一導電型のチャ
`
`ネルストップ領域１５が形成されている。
`
`　　　【００４３】
`
`　一方、上記素子分離５ａにより画成された素子形成領域Ｒefetには、ゲート電
`
`極４，ゲート酸化膜３，電極部サイドウォール８ａ，低濃度ソース・ドレイン領
`
`域６ａ，高濃度ソース・ドレイン領域６ｂからなるＭＯＳトランジスタが形成さ
`
`れている。また、高濃度の不純物拡散層からなるソース・ドレイン電極５等を有
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 16/ 31
`
`するＭＯＳ形トランジスタ等が形成されている。また、素子形成領域Ｒefet以外
`
`の半導体基板上及び素子分離５ａ上にも、上記ゲート電極７ａと同時に形成され
`
`たゲート配線７ｂ及び配線部サイドウォール７ｂが形成されている。さらに、ゲ
`
`ート電極７ａ，ゲート配線７ｂ及び高濃度ソース・ドレイン領域６ｂの上部は、
`
`それぞれチタンシリサイド（ＴｉＳｉ2 ）で構成された上部ゲート電極９ａ，上
`
`部ゲート配線９ｂ及びソース・ドレイン電極９ｃが形成されている。
`
`　　　【００４４】
`
`　ここで、本実施形態の特徴として、上記素子分離５ａの段差部側面には、上記
`
`電極部サイドウォール８ａ，配線部サイドウォール８ｂと同時に形成された段差
`
`部サイドウォール８ｃが形成されている。この段差部サイドウォール８ｃの一部
`
`は上記電極部サイドウォール８ａ及び配線部サイドウォール８ｂとつながる構造
`
`となっている。
`
`　　　【００４５】
`
`　また、上記素子分離５ａやゲート電極７ａ等が形成された基板の全面上には層
`
`間絶縁膜１１及び第１層目金属配線１２が形成されており、第１層目金属配線１
`
`２はコンタクト部１３を介して素子形成領域の上部ゲート電極９ａやソース・ド
`
`レイン電極９ｃと接続されている。
`
`　　　【００４６】
`
`　次に、上記図１の構造を実現するための製造工程について、図２（ａ）～（ｅ
`
`）を参照しながら説明する。
`
`　　　【００４７】
`
`　まず、図２（ａ）に示すように、シリコン基板１上に、シリコン酸化膜１６及
`
`びシリコン窒化膜１７を堆積し、素子分離領域Ｒeisoを開口し素子形成領域Ｒef
`
`etを覆うフォトレジスト膜２０をパターニングした後、フォトレジスト膜２０を
`
`マスクとして、上記シリコン窒化膜１７及びシリコン酸化膜１６を選択的に除去
`
`し、さらに、シリコン基板１をエッチングして、溝部４を形成する。このとき、
`
`従来の溝部方法とは異なり、シリコン窒化膜１７の膜厚を１５０～２００ｎｍ程
`
`度に厚くしておく、ただし、シリコン酸化膜１６の膜厚は従来の方法と同様に１
`
`０～２０ｎｍである。そして、溝部４の深さも従来の方法と同程度でよく、５０
`
`Page 20 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 17/ 31
`
`０ｎｍ程度である。その後、後に形成されるソース・ドレイン領域に注入される
`
`不純物の導電型とは逆導電型の不純物イオンの注入を行って、チャネルストップ
`
`領域１５を形成する。
`
`　　　【００４８】
`
`　次に、図２（ｂ）に示すように、上記フォトレジスト膜２０を除去した後、溝
`
`部４の深さ及び残存するシリコン窒化膜１７の厚みを加えた値つまり溝部４の底
`
`からシリコン窒化膜１７の表面までの高さよりも十分な厚さの絶縁膜５（図示せ
`
`ず）を堆積し、化学的機械研磨（ＣＭＰ）を行ってこの絶縁膜５をシリコン窒化
`
`膜１７の表面が露出するまで除去し、基板面全体を平坦化する。この工程によっ
`
`て、素子分離領域Ｒeisoに、絶縁膜５で構成される溝型の素子分離５ａが形成さ
`
`れる。この平坦化方法については、本実施形態に限定されるものではなく、フォ
`
`トレジスト膜で素子形成領域Ｒefetの反転パターンを用いてエッチバックする方
`
`法などを用いてもよい。
`
`　　　【００４９】
`
`　その後、図示しないが、上記シリコン窒化膜１７を燐酸ボイル液などを用いて
`
`除去し、さらにフッ酸系のウェットエッチング液などを用いてシリコン酸化膜１
`
`６を除去して、素子形成領域Ｒefetのシリコン基板１表面を露出させる。この時
`
`点で、素子形成領域Ｒefetのシリコン基板１表面と素子分離５ａの表面との間に
`
`十分な高低差を有する段差部が露出されていることが本実施形態の特徴であり、
`
`その高低差は後述のサイドウォール形成工程におけるオーバーエッチング量等を
`
`考慮して、５０～１００ｎｍ程度である。ただし、本実施形態の効果を有効に得
`
`るためには、次に行われるサイドウォール形成時のサイドウォール用絶縁膜の厚
`
`さ及びオーバーエッチング量を適正に定める必要がある。
`
`　　　【００５０】
`
`　次に、図２（ｃ）に示すように、シリコン基板１及び素子分離５ａの上にポリ
`
`シリコン膜７を堆積し、その上に、ゲート電極及びゲート配線が形成される領域
`
`以外の領域を開口したフォトレジスト膜２１を形成する。そして、図示しないが
`
`、このフォトレジスト膜２１をマスクとして、ドライエッチングを行って、ゲー
`
`ト電極７ａ及びゲート配線７ｂをパターニングする。
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 18/ 31
`
`　　　【００５１】
`
`　次に、図２（ｄ）に示すように、基板の全面上に絶縁膜（シリコン酸化膜）を
`
`堆積し、この絶縁膜の異方性エッチングを行って、図２（ｅ）に示すように、ゲ
`
`ート電極７ａの側面上には電極部サイドウォール８ａを、ゲート配線７ｂの側面
`
`上には配線部サイドウォール８ｂを形成する。その際、素子形成領域Ｒefetのシ
`
`リコン基板１と素子分離５ａとの間の段差部の側面上にも段差部サイドウォール
`
`８ｃが形成される。そして、この状態で不純物イオンの注入を行って、高濃度ソ
`
`ース・ドレイン領域６ｂを形成する。この時点でも、素子形成領域Ｒefetのシリ
`
`コン基板１と素子分離５ａとの間の段差部の高低差が十分確保されている。
`
`　　　【００５２】
`
`　その後の工程の図示は省略するが、シリサイド工程による上部ゲート電極９ａ
`
`，上部ゲート配線９ｂ及びソース・ドレイン電極９ｃの形成と、層間絶縁膜１１
`
`の堆積及びコンタクトホールの形成と、コンタクトホールへの金属の埋め込み及
`
`び第１層目金属配線１２の形成とを経て、図１に示す溝埋め込み型分離構造を有
`
`するＭＯＳ型トランジスタが形成される。
`
`　　　【００５３】
`
`　なお、上記工程では、ＬＤＤ構造を有するトランジスタを形成するために電極
`
`部サイドウォール８ａ等を形成したが、ソース・ドレイン領域とチャネル領域と
`
`の間に逆導電型の不純物を注入してパンチスルーストッパを設けるいわゆるポケ
`
`ット注入構造を有するトランジスタにおいても、電極部サイドウォール８ａ等を
`
`形成することがあり、本発明はかかるポケット注入構造を有するトランジスタに
`
`も適用される。
`
`　　　【００５４】
`
`　本実施形態のごとく、１μｍ以下のゲート長を有するＭＯＳトランジスタを形
`
`成する場合には、短チャネル効果を抑制しトランジスタの信頼性を確保するため
`
`のＬＤＤ構造やポケット注入構造を有するトランジスタを形成するためにゲート
`
`電極７ａの側壁に電極部サイドウォール８ａを形成する必要がある。このときの
`
`電極部サイドウォール８ａの厚さは必要とされるデバイスの特性から決定される
`
`が、異方性の強いドライエッチング技術で形成するため、膜厚の制御としてはほ
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 19/ 31
`
`ぼ堆積膜厚で一意に決めることができる。しかしながら、ウェハ面内におけるエ
`
`ッチング速度のバラツキや堆積膜厚のバラツキなどを考慮して、通常１０～３０
`
`％程度のオーバーエッチングを行っている。例えば１００ｎｍ厚さの絶縁膜から
`
`電極部サイドウォール８ａを形成する場合、１１０～１３０ｎｍの厚みの絶縁膜
`
`を除去するのに相当する時間だけエッチングを施す。
`
`　　　【００５５】
`
`　このとき、酸化膜で構成される素子分離５ａは素子形成領域Ｒefetのシリコン
`
`基板１よりも高い選択比でエッチングされるので、例えば１０～３０ｎｍ程度の
`
`膜減りが発生する。そのため、従来の構造では、図８（ａ），（ｂ）に示すよう
`
`に、素子分離１０５ａの表面がシリコン基板１０１の表面よりも低くなり、上述
`
`のような不具合を生じる。それに対し、本実施形態では、図２（ｄ）に示す状態
`
`で、素子分離５ａの表面が素子形成領域Ｒefetのシリコン基板面よりも高くなる
`
`ような段差部が形成されているので、上述のような不具合を有効に防止すること
`
`ができる。すなわち、高濃度ソース・ドレイン領域８ｂの形成の際に斜め方向か
`
`ら不純物イオンが注入されても、段差部の素子分離５ａの膜厚が十分あるので、
`
`不純物イオンの素子分離５ａの端部下方への打ち込みが阻止される。したがって
`
`、高濃度ソース・ドレイン領域６ｂとチャネルストップ領域１５との間の距離は
`
`ほぼ一定に保持され、接合耐圧の劣化や接合リークの増大を未然に防止すること
`
`ができる。また、高濃度ソース・ドレイン領域６ｂの上にシリサイドからなるソ
`
`ース・ドレイン電極９ｃを形成する際にも、段差部サイドウォール８ｃによって
`
`、シリサイド層がシリコン基板１と素子分離５ａとの境界面に浸 しようとする
`
`のを阻止し得る。したがって、ソース・ドレイン電極９ｃとチャネルストップ領
`
`域１５との間で短絡電流が生じるのを有効に防止することができる。
`
`　　　【００５６】
`
`　ただし、本実施形態において、上述のような効果を有効に発揮するためには、
`
`少なくともサイドウォール形成工程におけるオーバーエッチング量つまり１０～
`
`３０ｎｍ程度の膜減り以上の高低差があることが好ましい。また、実際には素子
`
`分離５ａの形成後にもシリコン酸化膜１６の除去工程を始め素子分離５ａを構成
`
`するシリコン酸化膜の膜減りが伴う工程があるため、この膜減り量なども考慮し
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 20/ 31
`
`た高い高低差を有する段差を事前に形成しておくことが好ましい。したがって、
`
`上記図２（ａ）に示す工程において堆積されるシリコン窒化膜１７の膜厚の下限
`
`値は、オーバーエッチング量やシリコン酸化膜１６の除去工程のエッチング量か
`
`ら決定されることになる。
`
`　　　【００５７】
`
`　ただし、本実施形態では溝部４を形成するためのエッチングマスクとしてシリ
`
`コン窒化膜１７を用いたが、この膜の材質はシリコン酸化膜よりもエッチング選
`
`択比の小さい材質であれば良く、例えばポリシリコン膜等で代用することも可能
`
`である。
`
`　　　【００５８】
`
`　なお、本実施形態では、低抵抗化のために上部ゲート電極９ａとソース・ドレ
`
`イン電極９ｃとが同時に自己整合的にシリサイド化されたいわゆるサリサイド構
`
`造を有する実施形態について説明したが、ゲート電極をあらかじめポリサイド電
`
`極で形成し、後にソース・ドレイン電極のみシリサイド化した構造としてもよい
`
`ことは言うまでもない。
`
`　　　【００５９】
`
`　　（第２の実施形態）
`
`　次に、図３（ａ）～（ｅ）を参照しながら、第２の実施形態について説明する
`
`。本実施形態と上記第１の実施形態とが異なる点は、溝型素子分離を形成する前
`
`にゲート酸化膜及びゲート電極となるポリシリコン膜の堆積を終了している点で
`
`ある。
`
`　　　【００６０】
`
`　まず、図３（ａ）に示すように、シリコン基板１上に、ゲート酸化膜３及びＭ
`
`ＯＳ型トランジスタのゲート電極となるポリシリコン膜７を順次堆積し、その上
`
`に、素子分離形成領域Ｒeisoを開口し素子形成領域Ｒefetを覆うフォトレジスト
`
`膜２０をパターニングする。このフォトレジスト膜２０をマスクとして、上記ポ
`
`リシリコン膜７及びゲート酸化膜３を選択的に除去し、さらに、シリコン基板１
`
`をエッチングして、素子分離領域となる溝部４を形成する。このとき、従来の溝
`
`部方法とは異なり、ポリシリコン膜７の膜厚は、上記第１の実施形態におけるシ
`
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`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 21/ 31
`
`リコン窒化膜とほぼ同じ程度つまり１５０～２００ｎｍ程度にしておく、ゲート
`
`酸化膜３の膜厚は１０～２０ｎｍである。溝部４の深さは、５００ｎｍ程度であ
`
`る。その後、後に形成されるソース・ドレイン領域に注入される不純物の導電型
`
`とは逆導電型の不純物イオンの注入を行って、チャネルストップ領域１５を形成
`
`する。
`
`　　　【００６１】
`
`　次に、フォトレジスト膜２０を除去した後、溝部４の深さ及び残存するポリシ
`
`リコン膜７の厚みを加えた値つまり溝部４の底からポリシリコン膜７の表面まで
`
`の高さよりも十分な厚さの絶縁膜５（図示せず）を堆積し、化学的機械研磨（Ｃ
`
`ＭＰ）を行ってこの絶縁膜５をポリシリコン膜７の表面が露出するまで除去し、
`
`基板面全体を平坦化する。この工程によって、素子分離領域Ｒeisoに、絶縁膜５
`
`で構成される溝型の素子分離５ａが形成される。この平坦化方法については、本
`
`実施形態に限定されるものではなく、フォトレジスト膜で素子形成領域Ｒefetの
`
`反転パターンを用いてエッチバックする方法などを用いてもよい。
`
`　　　【００６２】
`
`　次に、図３（ｂ）に示すように、平坦化された基板上にゲート電極配線層とな
`
`る導電膜１８（導電性ポリシリコン膜でもよいし、ＷＳｉやＴｉＳｉ等のシリサ
`
`イド膜でもよい。さらに低抵抗化のためにＴｉＮ等のバリヤメタルを介してＷ等
`
`の高融点金属を用いてもよい。）と絶縁膜からなる保護膜１９とを堆積し、ゲー
`
`ト電極及びゲート配線が形成される領域以外の領域を開口したフォトレジスト膜
`
`２１を形成する。そして、図示しないが、このフォトレジスト膜２１をマスクと
`
`して、ドライエッチングを行って、ゲート電極７ａ，上部ゲート電極１８ａ及び
`
`保護膜１９ａと、ゲート配線７ｂ，上部ゲート配線１８ｂ及び保護膜１９ｂとを
`
`パターニングする。この時点で、素子形成領域Ｒefetのシリコン基板１表面と素
`
`子分離５ａの表面との間に十分な高低差を有する段差部が露出されていることが
`
`本実施形態の特徴であり、その高低差は後述のサイドウォール形成工程における
`
`オーバーエッチング量等を考慮して、５０～１００ｎｍ程度である。ただし、本
`
`実施形態の効果を有効に得るためには、次に行われるサイドウォール形成時のサ
`
`イドウォール用絶縁膜の厚さ及びオーバーエッチング量を適正に定める必要があ
`
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`
`

`
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`［特許］平 7-330112( 7.12.19) 頁: 22/ 31
`
`る。
`
`　　　【００６３】
`
`　次に、図３（ｃ）に示すように、第１の実施形態と同様に、基板の全面上に絶
`
`縁膜（シリコン酸化膜）を堆積し、この絶縁膜の異方性エッチングを行って、図
`
`３（ｄ）に示すように、ゲート電極７ａ等の側面上には電極部サイドウォール８
`
`ａを、ゲート配線７ｂ等の側面上には配線部サイドウォール８ｂを形成する。そ
`
`の際、素子形成領域Ｒefetのシリコン基板１と素子分離５ａとの間の段差部の側
`
`面上にも段差部サイドウォール８ｃが形成される。そして、この状態で不純物イ
`
`オンの注入を行って、高濃度ソース・ドレイン領域６ｂを形成する。この時点で
`
`も、素子形成領域Ｒefetのシリコン基板１と素子分離５ａとの間の段差部の高低
`
`差が十分確保されている。
`
`　　　【００６４】
`
`　次に、図３（ｅ）に示すように、高濃度ソース・ドレイン領域６ｂの上のみに
`
`シリサイドからなるソース・ドレイン電極９ｃを形成する。
`
`　　　【００６５】
`
`　その後の工程の図示は省略するが、層間絶縁膜１１の堆積及びコンタクトホー
`
`ルの形成と、コンタクトホールへの金属の埋め込み及び第１層目金属配線１２の
`
`形成とを経て、図１に示す構造と類似した溝埋め込み型分離構造を有するＭＯＳ
`
`型トランジスタが形成される。ただし、本実施形態では、ゲート電極７ａ及びゲ
`
`ート配線７ｂの上に、それぞれ導電性ポリシリコン，あるいはシリサイド等から
`
`なる上部ゲート電極１８ａ，上部ゲート配線１８ｂと、絶縁膜からなる保護膜１
`
`９ａ，１９ｂとが形成され、シリサイドからなるソース・ドレイン電極９ｃは上
`
`部ゲート電極１８ａや上部ゲート配線１８ｂとは別の工程で形成されている。
`
`　　　【００６６】
`
`　以上のように、本実施形態によれば、素子形成領域Ｒefetのシリコン基板１と
`
`素子分離５ａとの間に素子分離５ａ側が高い段差部が形成され、段差部の側面上
`
`に段差部サイドウォール８ｃが形成されているので、工程数を削減しながら、上
`
`記第１の実施形態と同様の効果を発揮することができる。
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 23/ 31
`
`　　　【００６７】
`
`　加えて、本実施形態では、図３（ｂ）に示す状態からゲート電極７ａ及びゲー
`
`ト配線７ｂをパターニングする工程を、素子分離５ａの端部における段差部の影
`
`響を全く受けることなくフルフラットな状態で実施できるため、微細パターンを
`
`安定に形成できるという利点がある。
`
`　　　【００６８】
`
`　　（第３の実施形態）
`
`　次に、第３の実施形態について説明する。図４（ａ）～（ｆ）は、第３の実施
`
`形態に係る半導体装置の製造工程を示す断面図である。
`
`　　　【００６９】
`
`　図４（ａ）に示す状態に至るまでに、溝型の素子分離５ａ，チャネルストップ
`
`領域１５，低濃度ソース・ドレイン領域６ａ，ゲート絶縁膜３，ゲート電極７ａ
`
`，ゲート配線７ｂ等を上記第１の実施形態と同様の工程によって形成した後、基
`
`板上に保護酸化膜３１と、サイドウォール用のシリコン窒化膜３２と、マスク用
`
`ポリシリコン膜３３とを、いずれもＣＶＤ法により堆積する。このとき、ゲート
`
`電極７ａ及びゲート配線７ｂを構成するポリシリコン膜の厚みは３３０ｎｍ，最
`
`小線幅は０．３５ミクロンであり、保護酸化膜３１の厚みは約２０ｎｍであり、
`
`シリコン窒化膜３２の厚さは約３０ｎｍであり、ポリシリコン膜３３の厚さは約
`
`１００ｎｍである。
`
`　　　【００７０】
`
`　次に、図４（ｂ）に示すように、ＲＩＥにより、ポリシリコン膜３３をエッチ
`
`バックし、ゲート電極７ａ，ゲート配線７ｂ及び段差部の各側面上にそれぞれ電
`
`極部ポリシリコンマスク３３ａ，配線部ポリシリコンマスク３３ｂ及び段差部ポ
`
`リシリコンマスク３３ｃを形成する。このとき、ポリシリコン膜３３とシリコン
`
`窒化膜３２とのエッチング選択比は大きい。
`
`　　　【００７１】
`
`　次に、図４（ｃ）に示すように、残存するポリシリコンマスク３３ａ，３３ｂ
`
`，３３ｃをマスクとしてＨ3 ＰＯ4 （１５０℃の熱燐酸）によるウェットエッチ
`
`ングを行ない、シリコン窒化膜３２のうち各ポリシリコンマスク３３ａ，３３ｂ
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 24/ 31
`
`，３３ｃに覆われた部分のみ残し他の部分を除去する。このとき、シリコン窒化
`
`膜３２とポリシリコンマスク３３ａ，３３ｂ，３３ｃとのエッチングの選択比は
`
`、３０：１程度にすることができる。この工程により、ゲート電極７ａ，ゲート
`
`配線７ｂ及び段差部の各側方に、いずれもＬ字状の電極部サイドウォール３２ａ
`
`，配線部サイドウォール３２ｂ及び段差部サイドウォール３２ｃが残存する状態
`
`となる。
`
`　　　【００７２】
`
`　次に、図４（ｄ）に示すように、ゲート電極７ａ，保護酸化膜３１，電極部ポ
`
`リシリコンマスク３３ａ，電極部サイドウォール３２ａ，段差部ポリシリコンマ
`
`スク３３ｃ及び段差部サイドウォール３２ｃをマスクとして、活性領域のシリコ
`
`ン基板１内に不純物イオンを高濃度で注入し、高濃度ソース・ドレイン領域６ｂ
`
`を形成する。
`
`　　　【００７３】
`
`　その後、図４（ｅ）に示すように、ドライエッチング又はウェットエッチング
`
`により、ポリシリコンマスク３３ａ，３３ｂ，３３ｃを除去する。
`
`　　　【００７４】
`
`　次に、図４（ｆ）に示すように、ＨＦ系のエッチング液を用いて、基板上で露
`
`出した部分の保護酸化膜３１を除去する。その後、チタン膜を堆積し、１回目の
`
`ＲＴＡ処理を行なって、チタンとシリコンとの反応によりＴｉＳｉ2 膜からなる
`
`シリサイド層を形成する。そして、チタン膜を除去した後、２回目のＲＴＡ処理
`
`を行なって、ゲート電極７ａ，ゲート配線７ｂ及びソース・ドレイン領域６ｂの
`
`上に抵抗率の低いシリサイド層からなる上部電極９ａ，上部配線９ｂ及びソース
`
`・ドレイン電極９ｃをそれぞれ形成する。その後、層間絶縁膜の堆積、平坦化、
`
`コンタクトホールの開口、金属配線膜の堆積、金属配線の形成等を行って、ＬＳ
`
`Ｉを形成する。
`
`　　　【００７５】
`
`　本実施形態の方法では、図４（ｆ）に示す工程で、段差部の側面上に保護酸化
`
`膜３１ｃ及びＬ字状の段差部サイドウォール３２ｃが形成されているので、活性
`
`領域のシリコン基板１と素子分離５ａとの境界へのシリサイド層の侵入を有効に
`
`Page 28 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 25/ 31
`
`防止することができる。
`
`　　　【００７６】
`
`　また、図４（ｃ），（ｄ）に示す工程で、保護酸化膜３１が素子分離５ａ及び
`
`活性領域のシリコン基板１の上に形成されているので、Ｌ字状のサイドウォール
`
`３２ａ，３２ｂ，３２ｃを形成する際に素子分離５ａの膜厚の減小が生じない。
`
`したがって、その分素子分離５ａとシリコン基板１との間の段差を低減すること
`
`ができ、ゲートのパターニング精度の向上を図ることができる。
`
`　　　【００７７】
`
`　なお、ゲート電極を形成する工程は、上記第２の実施形態と同様に第１，第２
`
`の導電膜で形成するようにしてもよく、その場合にも本実施形態と同様の効果を
`
`発揮することができる。
`
`　　　【００７８】
`
`　　（第４の実施形態）
`
`　上記各実施形態では、上記各サイドウォールを絶縁材料であるシリコン酸化膜
`
`又はシリコン窒化膜で構成したが、各サイドウォールを導電性材料例えばポリシ
`
`リコン膜で構成してもよい。図５（ａ）～（ｅ）は、導電性のサイドウォールを
`
`形成した場合における半導体装置の製造工程を示す断面図である。
`
`　　　【００７９】
`
`　図５（ａ）に示す状態に至るまでに、溝型の素子分離５ａ，チャネルストップ
`
`領域１５，低濃度ソース・ドレイン領域６ａ，ゲート絶縁膜３，ゲート電極７ａ
`
`，ゲート配線７ｂ等を上記第１の実施形態と同様の工程によって形成した後、基
`
`板上に保護酸化膜３１と、サイドウォール用のポリシリコン膜３４とを、いずれ
`
`もＣＶＤ法により堆積する。ただし、本実施形態では、ゲート電極７ａ及びゲー
`
`ト配線７ｂの上には、それぞれ保護酸化膜１０ａ，１０ｂが形成されている。こ
`
`のとき、ゲート電極７ａ及びゲート配線７ｂを構成するポリシリコン膜の厚みは
`
`３３０ｎｍ，最小線幅は０．３５ミクロンであり、保護酸化膜３１の厚みは約２
`
`０ｎｍであり、ポリシリコン膜３４の厚さは約１００ｎｍである。
`
`　　　【００８０】
`
`　次に、図５（ｂ）に示すように、ＲＩＥにより、ポリシリコン膜３４をエッチ
`
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`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 26/ 31
`
`バックして、ゲート電極７ａ，ゲート配線７ｂ及び段差部の各側方に、ポリシリ
`
`コン膜からなる電極部サイドウォール３２ａ，配線部サイドウォール３２ｂ及び
`
`段差部サイドウォール３２ｃを形成する。
`
`　　　【００８１】
`
`　次に、図５（ｃ）に示すように、ゲート電極７ａ，保護酸化膜３１，電極部サ
`
`イドウォール３４ａ及び段差部サイドウォール３４ｃをマスクとして、活性領域
`
`のシリコン基板１内に不純物イオンを高濃度で注入し、高濃度ソース・ドレイン
`
`領域６ｂを形成する。
`
`　　　【００８２】
`
`　その後、図５（ｄ）に示すように、ＨＦ系のエッチング液を用いて、基板上で
`
`露出した部分の保護酸化膜３１を除去する。その後、チタン膜を堆積し、１回目
`
`のＲＴＡ処理を行なって、チタンとシリコンとの反応によりＴｉＳｉ2 膜からな
`
`るシリサイド層を形成する。そして、チタン膜を除去した後、２回目のＲＴＡ処
`
`理を行なって、電極部サイドウォール３４ａ，高濃度ソース・ドレイン領域６ｂ
`
`及び段差部サイドウォール３４ｃの上に跨るシリサイド層からなるソース・ドレ
`
`イン電極９ｄを形成する。なお、配線部サイドウォール３４ｂの上にもシリサイ
`
`ド層が形成されるので、そのままでは、このシリサイド層はソース・ドレイン電
`
`極と接続され得る。本実施形態では、素子分離５ａ上で、フォトレジスト膜等を
`
`用いて、エッチングを行い、ゲート配線７ｂの両側方の配線部サイドウォール３
`
`４ｂ及びその上のシリサイド層を選択的に除去して、各活性領域のソース・ドレ
`
`イン電極９ｄが相互に接続されないようにしている。ただし、ポリシリコン膜か
`
`らなるサイドウォール３４ａ，３４ｂ，３４ｃを形成した後、すぐにゲート配線
`
`７ｂの両側方の配線部サイドウォール３４ｂのみを選択的に除去するようにして
`
`もよい。
`
`　　　【００８３】
`
`　その後、層間絶縁膜の堆積、平坦化、コンタクトホールの開口、金属配線膜の
`
`堆積、金属配線の形成等を行って、ＬＳＩを形成する。
`
`　　　【００８４】
`
`　本実施形態では、最終的に電極部サイドウォール３４ａ－高濃度ソース・ドレ
`
`Page 30 of 165
`
`

`
`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 27/ 31
`
`イン領域６ｂ－段差部サイドウォール８ｃ間に跨る広い範囲にシリサイド層から
`
`なるソース・ドレイン電極９ｃが形成される。したがって、素子形成領域Ｒefet
`
`と素子分離５ａとの間の段差の存在によって不純物イオンの注入時における高濃
`
`度ソース・ドレイン領域６ｂとチャネルストップ領域１５との近接を有効に防止
`
`することができる。また、高濃度ソース・ドレイン領域６ｂの上にシリサイドか
`
`らなるソース・ドレイン電極９ｃを形成する際に、段差部サイドウォール３４ｃ
`
`もある程度の厚み分だけシリサイド化されるものの、シリサイド層の奥方への侵
`
`入は阻止されるので、シリサイド層の素子分離－シリコン基板間の界面への浸透
`
`に起因するソース・ドレイン電極９ｃとチャネルストップ領域１５との短絡電流
`
`の発生を有効に防止することができる。しかも、このような実施形態では、電極
`
`部サイドウォール３４ａから高濃度ソース・ドレイン領域６ｂを経て段差部サイ
`
`ドウォール３４ｃに至る広い領域がシリサイド化されるので、上方の第１層目配
`
`線とのコンタクト部を形成するのが極めて容易となり、その分、素子形成領域Ｒ
`
`efetの面積を低減し得る。つまり、半導体装置の集積度を向上させることができ
`
`る利点がある。なお、電極部サイドウォール３４ａ及び配線部サイドウォール３
`
`４ｂが導電膜であるポリシリコンで構成されているものの、各サイドウォール３
`
`４ａ，３４ｂとゲート電極７ａ，ゲート配線７ｂとの間が保護酸化膜３１で絶縁
`
`されているので、サイドウォール－ゲート間で短絡等を生じる虞れはない。
`
`　　　【００８５】
`
`　なお、ゲート電極を形成する工程は、上記第２の実施形態と同様に第１，第２
`
`の導電膜で形成するようにしてもよく、その場合にも本実施形態と同様の効果を
`
`発揮することができる。
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`　　　【００８６】
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`　また、本実施形態では、各サイドウォールをポリシリコン膜で構成したが、ア
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`モルファスシリコン膜で構成してもよい。さらに、シリコン膜だけでなく、他の
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`金属等の導電性材料からなるサイドウォールを形成してもよく、サイドウォール
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`をシリサイド化する必要は必ずしもない。
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`［書類名］明細書　　　　　　　　　　　　　［受付日］平 7.12.19
`［特許］平 7-330112( 7.12.19) 頁: 28/ 31
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`　　　【００８７】
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`　　【発明の効果】
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`　以上説明したように、請求項１～３の半導体装置によれば、溝型素子分離構造
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`を有する半導体装置において、素子形成領域の半導体基板と溝型素子分離との間
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`に溝型素子分離の方がステップ状に高くなる段差部を形成し、この段差部の側面
`
`上にサイドウォールを形成する構造としたので、接合耐圧劣化や接合リーク増大
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`の防止と、ソース・ドレイン電極のシリサイド化によるソース・ドレイン電極と
`
`基板領域との間の短絡電流の発生を防止することができる。
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`　　　【００８８】
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`　請求項４によれば、上記各サイドウォールを保護酸化膜を介して形成されたＬ
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`字状のシリコン窒化膜で構成したので、請求項１の効果に加えて、段差の低減に
`
`よるゲート電極の仕上がり寸法の向上を図ることができる。
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`　　　【００８９】
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`　請求項５によれば、上記各サイドウォールをシリコン膜で形成し、さらに電極
`
`部サイドウォール，ソース・ドレイン領域及び段差部サイドウォールに亘る広い
`
`領域に跨るシリサイド層からなるソース・ドレイン電極を設けたの